| 主权项 |
1.一种除错一电子系统之装置,该电子系统包括一 目标微控制器(MCU)与相连之至少一ROM,该装置包括: 一除错单元,除错该目标MCU;以及 一ROM/RAM模拟/除错单元,连接至该目标MCU与该除错 单元,用于模拟该ROM,该ROM/RAM模拟/除错单元包括: 一ROM/RAM模拟记忆体,连接至该模拟/除错单元,储存 从该除错单元下载之使用者程式码; 一模拟/除错微控制器(MCU),耦合至该模拟/除错单 元,通讯于该除错单元与该目标MCU及执行该除错单 元与该目标MCU传来之请求; 一滙流排映对单元,耦合至该模拟/除错MCU;以及 一除错RAM单元,耦合至该模拟/除错MCU。 2.如申请专利范围第1项所述之装置,更包括从该除 错单元下载至该ROM/RAM模拟记忆体之一除错服务程 式(除错SR),连同该除错单元传来之该使用者程式 码。 3.如申请专利范围第2项所述之装置,更包括一通讯 缓冲记忆体,实施于该模拟记忆体内,该通讯缓冲 记忆体系储存该目标MCU与该模拟/除错MCU之状态, 请求与资料。 4.如申请专利范围第2项所述之装置,其中该目标MCU 执行该除错SR以: 复制一"跳至本身回圈"指令至该除错RAM单元,接着 跳至该复制指令以释出该ROM/RAM模拟记忆体之存取 ; 一旦执行一软体中断点或一旦完成该模拟/除错MCU 之请求时,通知该除错单元;以及 分析该模拟/除错MCU之请求以进行动作,其中该请 求系存于该模拟/除错RAM单元与该通讯缓冲记忆体 之一。 5.如申请专利范围第1项所述之装置,其中该除错单 元系: 下载与上传使用者程式码于该模拟/除错MCU; 设定,删除,致能与失能中断点; 写入码至该ROM/RAM模拟记忆体; 显示与修改暂存器与记忆体;以及 执行自由执行(free-run),插入(step-into),暂停(step-out) 与停止测试步骤。 6.如申请专利范围第5项所述之装置,其中该除错RAM 单元系: 储存该目标MCU之资料以修改其除错状态与资料; 储存该目标MCU之请求; 在该目标MCU已结束该请求后,储存该目标MCU之状态 与资料以上传至该除错单元;以及 提供该目标MCU之程式空间以执行程式,以释出对该 ROM/RAM模拟记忆体之存取。 7.如申请专利范围第1项所述之装置,其中该滙流排 映对单元将该除错RAM映对至不同于该ROM/RAM模拟记 忆体之一特定位址空间,以形成一连续线性的位址 空间。 8.如申请专利范围第3项所述之装置,其中,藉由下 列之一,该模拟/除错MCU传送除错请求至该目标MCU: a)该模拟/除错MCU储存请求于该除错RAM单元; 该模拟/除错MCU通知该目标MCU以执行该请求; 该目标MCU执行该ROM/RAM模拟记忆体内之程式;以及 b)该模拟/除错MCU通知该目标MCU以执行该请求; 该模拟/除错MCU通知该目标MCU以复制一"跳至本身 回圈"指令至该除错RAM单元; 该目标MCU跳至该复制指令以释出该ROM/RAM模拟记忆 体之存取;以及 一旦被该目标MCU释出,该模拟/除错MCU储存请求于 该通讯缓冲记忆体内并通知该目标MCU以执行该请 求。 9.如申请专利范围第8项所述之装置,其中在两情况 之一下,该模拟/除错MCU回传资料与状态至该除错 单元: a)在该目标MCU已执行一软体中断点指令后,在被该 目标MCU通知后,该模拟/除错MCU上传该除错RAM单元 与该通讯缓冲记忆体之一之该内容至该除错单元; 或 b)在该目标MCU已结束该除错单元之一请求后,在被 该目标MCU通知后,该模拟/除错MCU上传该除错RAM单 元与该通讯缓冲记忆体之一之该内容至该除错单 元。 10.一种除错一电子系统之装置,包括: 一目标板,包括具有一ROM之一目标MCU; 一除错单元,除错该目标MCU; 一ROM/RAM模拟板,连接至该除错单元,用于模拟该目 标MCU之该ROM,该模拟板包括一ROM/RAM模拟记忆体与 一模拟MCU,该ROM/RAM模拟记忆体系储存从该除错单 元下载之使用者程式码,以及该模拟MCU系读与写资 料于该ROM/RAM模拟记忆体;以及 一除错板,连接至该模拟板与该目标MCU,该除错板 包括一除错MCU以通讯于该除错单元与该目标MCU以 及执行该除错单元与该目标MCU传来之请求,该除错 板更包括一滙流排映对单元以及一除错RAM。 11.如申请专利范围第10项所述之装置,更包括从该 除错单元下载至该ROM/RAM模拟记忆体之一除错服务 程式(除错SR),连同该除错单元传来之该使用者程 式码。 12.如申请专利范围第11项所述之装置,更包括实施 于该模拟记忆体内之一通讯缓冲记忆体,该通讯缓 冲记忆体系储存该目标MCU与该除错MCU之状态,请求 与资料。 13.如申请专利范围第12项所述之装置,其中该目标 MCU执行该除错SR以: 复制一"跳至本身回圈"指令至该除错RAM,接着跳至 该复制指令以释出该ROM/RAM模拟记忆体之存取; 一旦执行一软体中断点或一旦完成该除错MCU之请 求时,通知该除错单元;以及 分析该除错MCU之请求以进行动作,其中该请求系存 于该除错RAM与该通讯缓冲记忆体之一内。 14.如申请专利范围第10项所述之装置,其中该除错 单元系: 下载与上传使用者程式码于该除错MCU; 设定,删除,致能与失能中断点; 写入码至该ROM/RAM模拟记忆体; 显示与修改暂存器与记忆体;以及 执行自由执行(free-run),插入(step-into),暂停(step-out) 与停止测试步骤。 15.如申请专利范围第14项所述之装置,其中该除错 RAM系: 储存该目标MCU之资料以修改其除错状态与资料; 储存该目标MCU之请求; 在该目标MCU已结束该请求后,储存该目标MCU之状态 与资料以上传至该除错单元;以及 提供该目标MCU之程式空间以执行程式,以释出对该 ROM/RAM模拟记忆体之存取。 16.如申请专利范围第10项所述之装置,其中该滙流 排映对单元将该除错RAM映对至不同于该ROM/RAM模拟 记忆体之一特定位址空间,以形成一连续线性的位 址空间。 17.如申请专利范围第12项所述之装置,其中,藉由下 列之一,该除错MCU传送除错请求至该目标MCU: a)该除错MCU储存请求于该除错RAM; 该除错MCU通知该目标MCU以执行该请求; 该目标MCU执行该ROM/RAM模拟记忆体内之程式;以及 b)该除错MCU通知该目标MCU以执行该请求; 该除错MCU通知该目标MCU以复制一"跳至本身回圈" 指令至该除错RAM; 该目标MCU跳至该复制指令以释出该ROM/RAM模拟记忆 体之存取;以及 一旦被该目标MCU释出,该除错MCU储存请求于该通讯 缓冲记忆体内并通知该目标MCU以执行该请求。 18.如申请专利范围第17项所述之装置,其中在两情 况之一下,该除错MCU回传资料与状态至该除错单元 : a)在该目标MCU已执行一软体中断点指令后,在被该 目标MCU通知后,该除错MCU上传该除错RAM或该通讯缓 冲记忆体之一之该内容至该除错单元;或 b)在该目标MCU已结束该除错单元之一请求后,在被 该目标MCU通知后,该除错MCU上传该除错RAM与该通讯 缓冲记忆体之一之该内容至该除错单元。 19.一种除错一电子系统之装置,该电子系统包括一 目标微处理单元(“目标MCU")与相连之至少一ROM,该 装置包括: 一除错单元,除错该目标MCU; 一除错MCU,耦合至该模拟/除错单元,通讯于该除错 单元与该目标MCU,执行该除错单元与该目标MCU传来 之请求; 一ROM/RAM模拟板,连接至该除错单元,用于模拟该目 标MCU之该ROM,该模拟板包括一ROM/RAM模拟记忆体与 一模拟MCU,该ROM/RAM模拟记忆体系储存从该除错单 元下载之使用者程式码,该模拟MCU系读与写资料于 该ROM/RAM模拟记忆体;以及 一除错RAM板,连接至该模拟板与该目标MCU,该除错 RAM板包括一滙流排映对单元以及一除错RAM。 20.如申请专利范围第19项所述之装置,更包括从该 除错单元下载至该ROM/RAM模拟记忆体之一除错服务 程式(除错SR),连同该除错单元传来之该使用者程 式码。 21.如申请专利范围第20项所述之装置,更包括一通 讯缓冲记忆体,实施于该模拟记忆体内,该通讯缓 冲记忆体系储存该目标MCU与该除错MCU之状态,请求 与资料。 22.如申请专利范围第19项所述之装置,更包括连接 至该除错RAM板之一目标/除错板,其包括该目标MCU 与该除错MCU。 23.一种除错一电子系统之装置,该电子系统包括一 目标微控制器(MCU)与相连之至少一ROM,该装置包括: 一除错单元,除错该目标MCU; 一除错MCU,与该目标MCU一起实施,通讯于该除错单 元与该目标MCU,执行该除错单元与该目标MCU传来之 请求; 一ROM/RAM模拟板,连接至该除错单元,该模拟板模拟 该目标MCU之该ROM,该模拟板包括一ROM/RAM模拟记忆 体与一模拟MCU,该ROM/RAM模拟记忆体系储存从该除 错单元下载之使用者程式码,该模拟MCU系读与写资 料于该ROM/RAM模拟记忆体;以及 一目标/除错板,连接至该模拟板,该目标/除错板包 括一滙流排映对单元,一除错RAM,该目标MCU与该除 错MCU。 24.如申请专利范围第23项所述之装置,更包括从该 除错单元下载至该ROM/RAM模拟记忆体之一除错服务 程式(除错SR),连同该除错单元传来之该使用者程 式码。 25.如申请专利范围第24项所述之装置,更包括一通 讯缓冲记忆体,实施于该模拟记忆体内,该通讯缓 冲记忆体系储存该目标MCU与该除错MCU之状态,请求 与资料。 26.一种除错一电子系统之装置,该电子系统包括一 微控制器(“目标MCU")与相连之至少一ROM,该装置包 括: 一除错单元,除错该目标MCU; 一ROM/RAM模拟板,连接至该除错单元,该模拟板模拟 该目标MCU之该ROM,该模拟板包括一ROM/RAM模拟记忆 体与一模拟MCU,该ROM/RAM模拟记忆体系储存从该除 错单元下载之使用者程式码,该模拟MCU系读与写资 料于该ROM/RAM模拟记忆体; 一除错MCU,实施于该目标MCU,通讯于该除错单元与 该目标MCU,执行从该除错单元与该目标MCU传来之请 求,该除错MCU包括一嵌入式RAM;以及 一目标/除错板,连接至该模拟板与该除错单元,该 目标/除错板包括该目标MCU,该除错MCU,以及一嵌入 式除错RAM。 27.如申请专利范围第26项所述之装置,更包括从该 除错单元下载至该ROM/RAM模拟记忆体之一除错服务 程式(除错SR),连同该除错单元传来之该使用者程 式码。 28.如申请专利范围第27项所述之装置,更包括一通 讯缓冲记忆体,实施于该模拟记忆体内,该通讯缓 冲记忆体系储存该目标MCU与该除错MCU之状态,请求 与资料。 29.一种除错一电子系统之装置,包括: 一除错单元; 一ROM/RAM模拟/除错目标板,连接至该除错单元,该ROM /RAM模拟/除错目标板包括: 一模拟/除错/目标MCU,具有被该除错单元除错之一 目标MCU,该模拟/除错/目标MCU通讯于该除错单元,执 行从该除错单元与该目标MCU传来之请求; 一除错RAM; 一滙流排映对单元; 一ROM记忆体,储存服务程式;以及 一ROM/RAM模拟记忆体,储存从该除错单元下载之使 用者程式码。 30.如申请专利范围第29项所述之装置,更包括一除 错服务程式(除错SR),存于该ROM记忆体内。 31.如申请专利范围第29项所述之装置,其中该除错 RAM系实施于该模拟/除错/目标MCU内。 32.一种除错一电子系统之装置,包括: 一除错单元; 一ROM/RAM模拟/除错目标板,连接至该除错单元,该ROM /RAM模拟/除错目标板包括: 一模拟/除错目标MCU,具有被该除错单元除错之一 目标MCU,该模拟/除错/目标MCU通讯于该除错单元,执 行从该除错单元与该目标MCU传来之请求,该模拟/ 除错/目标MCU包括一除错RAM与一ROM记忆体; 一ROM/RAM模拟记忆体,储存从该除错单元下载之使 用者程式码。 图式简单说明: 图1是显示本发明第一实施例之系统方块图。 图2是显示本发明第二实施例,其中ROM/RAM模拟器/除 错器板系实施成两块板。 图3是显示本发明第三实施例,其从图1与图2改变而 得。 图4-1与图4-2显示本发明第四实施例,其从图3改变 而得。 图5-1,图5-2与图5-3显示本发明第五实施例,其代表 从图4-1与图4-2之实施例改变而得。 |
