硬件加速显示的并行处理结构及并行处理方法

摘要

本发明公开了一种硬件加速显示的并行处理结构及处理方法，包括至少两个硬件加速模块、异步先入先出存储器和互斥处理机，所述先入先出存储器接收显示命令并将首个显示命令预先输出到总线上，硬件加速模块从总线上读取显示命令并在判断该显示命令是本硬件加速模块处理的命令、并在响应到互斥处理机输出的用于允许显示命令执行的控制信号后，根据该显示命令完成从屏幕坐标到显存的物理坐标的转换，之后互斥处理机输出的第一应答信号至先入先出存储器，先入先出存储器在下一时钟周期内将下一个显示命令输出到总线上，进而完成一个处理周期的操作。本发明高效地解决了大容量显示数据显示的传输瓶颈问题，同时在硬件成本和可维护、可开发特性上具有其他方法无法比拟的优势。

主权项

1.一种硬件加速显示的并行处理结构，包括至少两个硬件加速模块，其特征在于：包括先入先出存储器和互斥处理机，所述先入先出存储器为“ShowAhead”先入先出存储器，所述先入先出存储器与硬件加速模块通过总线连接，所述互斥处理机的第一应答信号输出端与先入先出存储器相连，所述互斥处理机的控制信号输出端分别与各个硬件加速模块相连，所述各个硬件加速模块的命令输出端用于耦合到写显存模块；所述先入先出存储器接收显示命令、将首个显示命令预先输出到总线上，所述硬件加速模块从总线上读取显示命令并在判断该显示命令是本硬件加速模块处理的命令、并在响应到互斥处理机输出的、用于允许显示命令执行的控制信号后，根据该显示命令完成从屏幕坐标到显存的物理坐标的转换，之后互斥处理机输出的第一应答信号至先入先出存储器，先入先出存储器在下一时钟周期内将下一个显示命令输出到总线上。