选择性的使用有限状态机来控制程式码执行的电脑处理器结构及其处理方法

摘要

一种微处理器结构，包括结合微码指令缓冲区之有限状态机(FSM)，用以执行微指令。微指令通常导致高度重复回圈动作之小型序列，藉由一有限状态机来实现，在缓冲区或暂存器组中使用有限状态机比递回指令具有更高效率。此外，在执行微码指令方面，缓冲区的弹性或其它记忆体导向方法仍然有效。微指令定义为由认证(ID)标签执行之有限状态机操作(相对于快取操作)，其它微指令之领域可用以辨识有限状态机电路之类别并且使用，直接设定有限状态机以实行微指令，指出某些领域被一或多个有限状态机和/或于缓冲区或暂存器中之记忆体导向操作所完成。

主权项

1.一种选择性的使用有限状态机来控制程式码执 行的电脑处理器结构,包括: 一记忆体,用以储存有关执行操作之数据; 一有限状态机,用以执行有关操作之功能;以及 控制电路,根据上述微指令提供暂存器数据及启动 有限状态机之操作。 2.如申请专利范围第1项所述的电脑处理器结构,其 中,更包括: 回圈控制电路,用以重复存取储存于上述记忆体之 数据。 3.如申请专利范围第1项所述的电脑处理器结构,其 中,控制电路包括认证(ID)侦测电路,用以决定至少 一部份之微指令由有限状态机完成。 4.如申请专利范围第1项所述的电脑处理器结构,更 包括: 复数有限状态机; 其中控制电路包括有限状态机执行电路,用以选择 性执行一或更多上述复数有限状态机。 5.如申请专利范围第1项所述的电脑处理器结构,更 包括: 一可组态有限状态机; 其中控制电路包括组态电路,用以指示上述可组态 状态机因为与微指令有关之预定功能而被组态。 6.如申请专利范围第1项所述的电脑处理器结构,其 中,上述记忆体包括一暂存器。 7.如申请专利范围第1项所述的电脑处理器结构,其 中,上述记忆体包括一微储存。 8.如申请专利范围第1项所述的电脑处理器结构,其 中,上述记忆体包括一缓冲暂存区。 9.一种选择性的使用有限状态机来控制程式码执 行的电脑处理器结构,包括: 一有限状态机; 一反覆暂存器;以及 控制电路,控制上述有限状态机及上述反覆暂存器 以执行至少一部份之微指令。 10.如申请专利范围第9项所述的电脑处理器结构, 同时操作上述有限状态机及反覆暂存器。 11.一种利用选择性的使用有限状态机来控制程式 码执行之方法,其包括下列步骤: 取得执行一下一微指令; 判断一有限状态机模式是否需要执行或指示; 若不需要执行该有限状态机模式,则于一非有限状 态机种类中执行一微指令功能或操作; 若需要执行该有限状态机模式,则检查该有限状态 机模式是否有效; 若该有限状态机模式是否有效,则判断是否需要组 态资料; 若需要组态资料,则取得组态资料;以及 在该有限状态机模式中执行该微指令功能或操作 。 图式简单说明: 第1图系显示本发明之基本元件。 第2A图系显示微指令中之有限状态机控制指定之 第一图示。 第2B图系显示微指令中之有限状态机控制指定之 第二图示。 第2C图系显示微指令中之有限状态机控制指定之 第三图示。 第3图系显示决定有限状态机电路是否启动之基本 步骤流程图。