| 主权项 |
1.一种半导体记忆体元件,含有用以在写入操作时, 延迟记忆库位址和行位址的延迟电路, 该半导体记忆体元件包含: 在读取操作时,用以使延迟电路的操作失能之控制 器。 2.如申请专利范围第1项之半导体记忆体元件,其中 控制器系根据施加读取和写入指令时致能之讯号 、及在写入操作时致能之讯号来进行操作。 3.如申请专利范围第1项之半导体记忆体元件,其中 控制器包含NAND闸构件。 4.如申请专利范围第1项之半导体记忆体元件,其中 控制器的数量系和含有用以延迟行位址的延迟电 路之行位址计数器与闩的数量相同。 5.如申请专利范围第1项之半导体记忆体元件,其中 控制器的数晕为1,且位在许多行位址计数器与闩 之中的复数个延迟电路系根据控制器的输出而同 时被控制。 6.一种记忆体元件,包含: 至少一个延迟电路,用以在写入操作时延迟记忆库 位址和行位址;及 控制器,用以在读取操作时,使延迟电路的操作失 能。 7.如申请专利范围第6项之元件,其中控制器系根据 施加读取和写入指令时致能之讯号、及在写入操 作时致能之讯号来进行操作。 8.如申请专利范围第6项之元件,其中控制器包含 NAND闸构件。 9.如申请专利范围第6项之元件,其中控制器的数量 系和含有用以延迟行位址的延迟电路之行位址计 数器与闩的数量相同。 10.如申请专利范围第6项之元件,其中控制器的数 量为1,且位在许多行位址计数器与闩之中的复数 个延迟电路系根据控制器的输出而同时被控制。 11.一种半导体记忆体元件,包含许多用以在写入操 作时延迟记忆库位址和行位址之延迟电路, 该半导体记忆体元件包含: 在读取操作时,用以使延迟电路的操作失能之控制 器; 其中位在许多行位址计数器与闩之中的复数个延 迟电路系根据控制器的输出而同时被控制。 12.如申请专利范围第11项之半导体记忆体元件,其 中控制器系根据施加读取和写入指令时致能之讯 号、及在写入操作时致能之讯号来进行操作。 13.如申请专利范围第11项之半导体记忆体元件,其 中控制器包含NAND闸构件。 14.如申请专利范围第11项之半导体记忆体元件,其 中控制器的数量系和含有用以延迟行位址的延迟 电路之行位址计数器与闩的数量相同。 15.一种半导体元件,包含: 记忆体元件,包含: 至少一个延迟电路,用以在写入操作时延迟记忆库 位址和行位址;及 控制器,用以在读取操作时,使延迟电路的操作失 能。 16.如申请专利范围第15项之元件,其中控制器系根 据施加读取和写入指令时致能之讯号、及在写入 操作时致能之讯号来进行操作。 17.如申请专利范围第15项之元件,其中控制器包含 NAND闸构件。 18.如申请专利范围第15项之元件,其中控制器的数 量系和含有用以延迟行位址的延迟电路之行位址 计数器与闩的数量相同。 19.如申请专利范围第15项之元件,其中控制器的数 量为1,且位在许多行位址计数器与闩之中的复数 个延迟电路系根据控制器的输出而同时被控制。 图式简单说明: 第1图为先前技术之DDR SDRAM的结构功能方块图; 第2图为第1图的写入时序图; 第3图为根据本发明实施例之行位址计数器与闩的 方块图; 第4图为示于第3图之延迟单元的细部电路图; 第5图为用以说明第3图的操作的时序图; 第6图为根据本发明另一实施例之行位址计数器与 闩的方块图;及 第7图为用以说明本发明另一实施例的电路图。 |
