| 主权项 |
1.一种用以在一半导体基板上形成一互连之方法, 其包含: 在一形成在一半导体基板上的介电质中形成一第 一结构; 在该形成在该半导体基板上介电质中形成一第二 结构,其中该第一结构比该第二结构为窄; 在该第一及第二结构中形成一衬垫,使得该第一结 构填满,而该第二结构未填满;及 形成一金属化在该衬垫之上来完全地填满该第二 结构。 2.如申请专利范围第1项之方法,其中该衬垫包含一 化学气相沉积(CVD)金属,一物理气相沉积(PVD)金属, 及一电镀的衬垫之一。 3.如申请专利范围第1项之方法,其中该衬垫包含钨 ,铝及氮化钛中至少之一。 4.如申请专利范围第1项之方法,其中该金属化包含 铜。 5.一种用以在一半导体基板上形成一互连之方法, 其包含: 形成一接点,包含一沟槽,在一形成在一半导体基 板上的介电质中; 形成沟渠到该介电质中,藉此来形成一双镶嵌结构 ; 沉积一导电材料在该介电质上; 沉积一金属在该导电材料上来完全地填满该沟槽 及沟渠; 移除该金属到该导电材料,或该金属及导电材料皆 同时移除回到该介电质;及 选择性地移除该导电材料。 6.如申请专利范围第5项之方法,其中该介电质包含 TEOS(tetraethylorthosilicate),矽甲烷及其它低K聚合物介 电质之一。 7.如申请专利范围第6项之方法,其中该接点包含形 成在形成在该半导体基板上第一及第二金属层级 之间的接点。 8.如申请专利范围第5项之方法,其中该导电材料包 含钨。 9.如申请专利范围第8项之方法,其中该钨包含化学 气相沉积(CVD)的钨,一物理气相沉积(PVD)的钨及一 电镀的钨。 10.如申请专利范围第5项之方法,其中该导电材料 的厚度可调整,藉以完全地填满该双镶嵌结构之下 部。 11.如申请专利范围第5项之方法,其中该金属包含 铜。 12.如申请专利范围第5项之方法,其中该金属藉由 化学机械研磨(CMP)来移除。 13.如申请专利范围第5项之方法,其中该选择性移 除包含藉由一选择性蚀刻来选择性地移除该导电 材料。 14.如申请专利范围第5项之方法,其中该选择性移 除包含藉由一选择性CMP来选择性地移除该导电材 料。 15.如申请专利范围第5项之方法,进一步包含: 在所得到的结构上沉积后续的介电薄膜及金属层 。 16.一种用以在一半导体基板上形成一互连之方法, 其包含: 在第一及第二金属层级之间形成沟渠,其包含一沟 槽,其位在形成在一半导体基板上的一介电质中; 形成接点在该介电质中,藉此来形成一双镶嵌结构 ; 沉积一导电材料在该介电质上; 沉积一金属在该导电材料之上来完全地填满该沟 槽及该沟渠; 移除该金属到该导电材料,或该金属及导电材料皆 同时移除回到该介电质;及 选择性地移除该导电材料。 17.一种半导体装置,其包含: 一半导体基板; 一双镶嵌结构,其形成在一形成在该半导体基板上 的至少一介电膜中,其包含一第一结构,及一第二 结构,其中该第一结构比该第二结构为窄; 一衬垫,其形成在该第一及第二结构中,使得该第 一结构填满,而该第二结构未填满;及 一金属化,其形成在该衬垫之上来完全地填满该第 二结构。 图式简单说明: 图1所示为根据本发明一半导体晶片的横截面架构 图; 图2所示为在一钨填满之后该晶片(一晶圆)的横截 面; 图3为该半导体晶片的横截面,其显示铜正形成在 该钨之上; 图4为该半导体晶片的横截面,其显示移除在该钨 之上的铜,除了在一沟渠中(例如C1沟槽);及 图5为在选择性移除该钨之后的一晶圆横截面,其 系藉由一选择性蚀刻或化学机械研磨(CMP)。 |
