发明名称 用于多重记忆体组架构DRAM之再新控制电路及其方法REFRESH CONTROL CIRCUIT AND METHOD FOR MULTI-BANK STRUCTURE DRAM
摘要 一种再新控制电路,使用于一具有复数个记忆体组之半导体记忆体装置中,包括:一记忆体组数信号产生器,用以依据一再新信号及一参考信号产生复数个记忆体组数信号,在该复数个记忆体组数信号之产生时间之间具有一预定延迟时间;以及一记忆体组选择单元,用以产生复数个记忆体组选择信号,以回应该复数个记忆体组数信号及一堆再新控制信号,藉此再新该复数个记忆体组。
申请公布号 TWI289849 申请公布日期 2007.11.11
申请号 TW093139937 申请日期 2004.12.22
申请人 海力士半导体股份有限公司 发明人 姜信德;郭锺太
分类号 G11C11/406(2006.01) 主分类号 G11C11/406(2006.01)
代理机构 代理人 何金涂 台北市大安区敦化南路2段77号8楼;林荣琳 台北市大安区敦化南路2段77号8楼
主权项 1.一种再新控制电路,用于一具有复数个记忆体组 之半导体记忆体装置,包括: 一记忆体组数信号产生器,用以依据一再新信号及 一参考信号产生复数个记忆体组数信号,在该复数 个记忆体组数信号之产生时间之间具有一预定延 迟时间;以及 一记忆体组选择单元,用以产生复数个记忆体组选 择信号,以回应该复数个记忆体组数信号及一堆再 新控制信号,藉此再新该复数个记忆体组。 2.如申请专利范围第1项所述之再新控制电路,其中 该记忆体组选择单元依据该堆再新控制信号将该 复数个记忆体组分成复数个记忆体组群,每一群包 括具有两个以上记忆体组之相同数目的记忆体组, 以便同时一起再新在每一群中所包含之记忆体组 。 3.如申请专利范围第2项所述之再新控制电路,其中 该复数记忆体组群之数目系由该堆再新控制信号 所决定。 4.如申请专利范围第3项所述之再新控制电路,其中 一记忆体组至记忆体组再新间隔时间系以与每一 复数记忆体组群中所包含之记忆体组的数目成比 例方式来增加。 5.如申请专利范围第4项所述之再新控制电路,其中 该记忆体组数信号产生器包括: 复数个反向器,以串联方式连接,用以延迟该再新 信号,以便产生一第一记忆体组数信号;以及 复数个内部记忆体组数信号产生器,用以分别产生 一第二至一最后记忆体组数信号及复数个延迟参 考信号,以回应该再新信号及该参考信号。 6.如申请专利范围第5项所述之再新控制电路,其中 在从先前记忆体组数信号之启动时间起经过该预 定延迟时间之后,该该复数个内部记忆体组数信号 产生器启动下一记忆体组数信号,以回应该延迟参 考信号。 7.如申请专利范围第6项所述之再新控制电路,其中 每一内部记忆体组数信号产生器包括: 一延迟单元,用以以该预定延迟时间来延迟该参考 信号,以便产生该复数个延迟参考信号中之一;以 及 一馈记忆体组单元,用以依据该再新信号及该复数 延迟参考信号之一,产生该复数个记忆体组数信号 中之一。 8.如申请专利范围第7项所述之再新控制电路,进一 步包括: 一列位址选通(RAS)控制器,用以依据复数个记忆体 组选择信号及一控制信号产生复数个列主动信号 及复数个预充电信号;以及 一控制信号产生器,用以产生该控制信号,以回应 该复数个列主动信号及该复数个预充电信号。 9.如申请专利范围第8项所述之再新控制电路,其中 该RAS控制器包括: 一列主动信号产生器,用以依据该复数个记忆体组 选择信号产生该复数个列主动信号;以及 一预充电信号产生器,用以依据该控制信号产生该 复数个预充电信号。 10.如申请专利范围第9项所述之再新控制电路,其 中该控制信号产生器包括: 一第一信号控制单元,用以产生一第一内部控制信 号,以回应该复数个列主动信号及该复数个预充电 信号; 一第二信号控制单元,用以依据该第一内部控制信 号产生一第二内部控制信号;以及 一第三信号控制单元,用以依据该第二内部控制信 号产生该控制信号。 11.如申请专利范围第10项所述之再新控制电路,其 中该堆再新控制信号系藉由一模式暂存器设置(MRS )所配置而成。 12.一种再新控制方法,用于一具有复数个记忆体组 之半导体记忆体装置,包括下列步骤: a)依据一再新信号及一参考信号产生复数个记忆 体组数信号,在该复数个记忆体组数信号之产生时 间之间具有一预定延迟时间; b)产生复数个记忆体组选择信号,以回应该复数个 记忆体组数信号及一堆再新控制信号;以及 c)依据该复数个记忆体组选择信号产生复数个列 主动信号及复数个预充电信号。 13.如申请专利范围第12项所述之再新控制方法,其 中步骤a)进一步包括下列步骤: d)藉由延迟该再新信号以产生一第一记忆体组数 信号;以及 e)产生第二至最后记忆体组数信号,在该第二至该 最后记忆体组数信号之产生时间之间具有该预定 延迟时间,及产生复数个延迟参考信号。 14.如申请专利范围第13项所述之再新控制方法,其 中步骤e)进一步包括下列步骤: f)产生该第二记忆体组数信号及一第一延迟参考 信号,以回应一参考信号;以及 g)在从先前记忆体组数信号之产生时间起经过该 预定延迟时间之后,产生下一记忆体组数信号,以 回应一先前延迟参考信号。 图式简单说明: 第1图系显示在一传统DRAM中所包含之一传统再新 控制电路的方块图; 第2图系显示第1图所示之一记忆体组数信号产生 器的方块图; 第3图系显示依据本发明之第一实施例的一记忆体 组数信号产生器之方块图; 第4图系显示依据本发明之第二实施例的记忆体组 数信号产生器之另一方块图; 第5图系显示一RAS控制器及一控制信号产生器之方 块图; 第6图系描绘在该记忆体组数信号产生器中所包含 之第一至第七内部记忆体组数信号产生器中之一 的示意电路图; 第7图系显示一记忆体组选择单元之示意电路图; 第8图系显示依据第一及第二堆再新控制信号之再 新操作的表;以及 第9图系显示在实施一再新操作期间功率消耗之时 序图。
地址 韩国