| 主权项 |
1.一种深沟渠电容记忆体单元结构,包含有: 一第一导电型(first conductivity type)半导体基底,具 有一主表面(main surface); 一第二导电型(second conductivity type)离子布植井,具 有一井接面深度(well junction depth),设于该半导体基 底之该主表面上; 一闸极介电层,设于该离子布植井上; 一闸极,设于该闸极介电层上; 一第一导电型重掺杂(heavily doped)区,设于该闸极一 侧之该离子布植井中; 一第一导电型轻掺杂(lightly doped)区,设于该闸极与 该第一导电型重掺杂区相反之另一侧之该离子布 植井中;以及 一深沟渠电容,垂直该主表面形成于该半导体基底 内并向下深入超过该离子布植井之该井接面深度 至一预定深度,其中该深沟渠电容包含有一离子外 扩散井(ion out diffusion we11),其形成于该沟渠电容之 下部,并与该离子布植井贯通连结(merge),其中该深 沟渠电容另包含有一多晶矽电极,其系藉由一电容 介电层(capacitor dielectric)以及一沟渠上端绝缘层( trench top insulation layer)与该第一导电型轻掺杂区、 该离子布植井以及该外扩散井电性隔绝,其中一接 触插塞系穿过该沟渠上端绝缘层与该多晶矽电极 电连接。 2.如申请专利范围第1项所述之深沟渠电容记忆体 单元结构,其中该第一导电型为P型,而该第二导电 型为N型。 3.如申请专利范围第1项所述之深沟渠电容记忆体 单元结构,其中该离子外扩散井之上端距离该半导 体基底之该主表面约4000至6000埃。 4.如申请专利范围第1项所述之深沟渠电容记忆体 单元结构,其中该深沟渠电容形成于该半导体基底 内之深度大于3微米。 5.如申请专利范围第1项所述之深沟渠电容记忆体 单元结构,其中该电容介电层系为氧化矽-氮化矽- 氧化矽(ONO)介电层。 6.如申请专利范围第1项所述之深沟渠电容记忆体 单元结构,其中该沟渠上端绝缘层系为一矽氧层。 7.如申请专利范围第6项所述之深沟渠电容记忆体 单元结构,其中该沟渠上端绝缘层之厚度约为100至 400埃。 8.如申请专利范围第1项所述之深沟渠电容记忆体 单元结构,其中 提供一闸极电压予该闸极,开启该闸极下方之一水 平通道; 输入一位元线电压予该第一导型重掺杂区;以及 经由该接触插塞输入一负电压于该多晶矽电极,藉 此该第一导电型轻掺杂区与该离子外扩散井之间 感应形成一垂直通道; 如此使电洞经由该第一导型重掺杂区、该闸极下 方之该水平通道、该第一导电型轻掺杂区及该垂 直通道,而到达该离子外扩散井。 9.一种深沟渠式单电晶体静态随机存取记忆体单 元,包含有: 一PMOS电晶体,形成于一N型离子布植井上,其中该N 型离子布植井系以离子布植形成于一P型半导体基 底中,其中该PMOS电晶体包含有一闸极设于该N型离 子布植井上,并藉由一闸极介电层与该N型离子布 植井电性隔离,一P型重掺杂汲极/源极,设于该闸极 一侧之该N型离子布植井中以及P型轻掺杂汲极/源 极,设于该闸极与该P型重掺杂汲极/源极相反之另 一侧之该N离子布植井中;以及 一深沟渠电容,形成于该半导体基底内该PMOS电晶 体之一侧,并向下深入超过该离子布植井之井接面 深度至一预定深度,其中该深沟渠电容包含有一N 型离子外扩散井,其形成于该沟渠电容之下部,并 与该N型离子布植井贯通连结(merge),其中该深沟渠 电容另包含有一多晶矽电极,其系藉由一电容介电 层以及一沟渠上端绝缘层与该P型轻掺杂汲极/源 极、该N型离子布植井以及该N型外扩散井电性隔 绝,其中一接触插塞系穿过该沟渠上端绝缘层与该 多晶矽电极电连接。 10.如申请专利范围第9项所述之深沟渠式单电晶体 静态随机存取记忆体单元,其中该沟渠上端绝缘层 设于该多晶矽电极上方。 11.如申请专利范围第9项所述之深沟渠式单电晶体 静态随机存取记忆体单元,其中该沟渠上端绝缘层 系为一矽氧层。 12.如申请专利范围第11项所述之深沟渠式单电晶 体静态随机存取记忆体单元,其中该沟渠上端绝缘 层之厚度约为100至400埃。 13.如申请专利范围第9项所述之深沟渠式单电晶体 静态随机存取记忆体单元,其中该电容介电层系为 氧化矽-氮化矽-氧化矽(ONO)介电层。 14.如申请专利范围第9项所述之深沟渠式单电晶体 静态随机存取记忆体单元,其中该深沟渠电容形成 于该半导体基底内之该预定深度系大于3微米。 15.如申请专利范围第9项所述之深沟渠式单电晶体 静态随机存取记忆体单元,其中 提供一闸极电压予该闸极,开启该闸极下方之一水 平P通道; 输入一位元线电压予该P型重掺杂汲极/源极区;以 及 经由该接触插塞输入一负电压于该多晶矽电极,藉 此该P型轻掺杂汲极/源极区与该N型离子外扩散井 之间感应形成一垂直P通道; 如此使电洞经由该P型重掺杂汲极/源极区、该闸 极下方之该水平P通道、该P型轻掺杂汲极/源极区 及该垂直P通道,而到达该N型离子外扩散井。 图式简单说明: 图一至图九显示依据本发明较佳实施例制作深沟 渠式记忆体元件的剖面示意图。 |
