| 主权项 |
1.一种测试桥接电路的方法,用以将资料自一第一 时脉域传送至一第二时脉域,该方法包括有: 输入一第一测试时脉以及一第二测试时脉,其中该 第一测试时脉之频率为该第二测试时脉之频率的 偶数倍; 当该第一测试时脉于第一边缘触发时,取样一第一 资料并输出该第一资料成为一第二资料; 当该第二测试时脉于第二边缘触发时,取样该第二 资料并输出该第二资料; 其中控制该第二测试时脉之第一边缘不同步于该 第一测试时脉之第一边缘。 2.如申请专利范围第1项之测试桥接电路的方法,其 中更包含控制该第一测试时脉之第二边缘同步于 该第二测试时脉之第一边缘。 3.如申请专利范围第2项之测试桥接电路的方法,其 中更包含控制该第一测试时脉之第二边缘同步于 该第二测试时脉之第二边缘。 4.如申请专利范围第3项之测试桥接电路的方法,其 中该第一边缘为正缘,而该第二边缘为负缘。 5.如申请专利范围第1项之测试桥接电路的方法,其 中该第一测试时脉为对应一FSB滙流排之时脉,该第 二测试时脉为对应一PCI滙流排之时脉。 6.如申请专利范围第1项之测试桥接电路的方法,其 中该第一测试时脉为对应一记忆体滙流排之时脉, 该第二测试时脉为对应一AGP滙流排之时脉。 7.一种测试桥接电路的方法,用以将资料自一第一 时脉域传送至一第二时脉域,该方法包括有: 输入一第一测试时脉以及一第二测试时脉,其中该 第二测试时脉之频率为该第一测试时脉之频率的 偶数倍; 当该第一测试时脉于第一边缘触发时,取样一第一 资料并输出该第一资料成为一第二资料; 当该第二测试时脉于第一边缘触发时,取样该第二 资料并输出该第二资料; 其中控制该第二测试时脉之第一边缘不同步于该 第一测试时脉之第一边缘。 8.如申请专利范围第7项之测试桥接电路的方法,其 中更包含控制该第一测试时脉之第二边缘同步于 该第二测试时脉之第一边缘。 9.如申请专利范围第8项之测试桥接电路的方法,其 中更包含控制该第一测试时脉之第二边缘同步于 该第二测试时脉之第二边缘。 10.如申请专利范围第9项之测试桥接电路的方法, 其中该第一边缘为正缘,而该第二边缘为负缘。 11.如申请专利范围第7项之测试桥接电路的方法, 其中该第一测试时脉为对应一PCI滙流排之时脉,该 第二测试时脉为对应一FSB滙流排之时脉。 12.如申请专利范围第7项之测试桥接电路的方法, 其中该第一测试时脉为对应一AGP滙流排之时脉,该 第二测试时脉为对应一记忆体滙流排之时脉。 13.一种测试桥接电路的测试系统,包括有: 一测试电路,用以分别产生一第一测试时脉以及一 第二测试时脉,并控制该第一测试时脉之第一边缘 不同不于该第二测试时脉之第一边缘,其中该第一 、第二测试时脉中一测试时脉之频率为另一测试 时脉之频率的偶数倍;以及 一桥接电路,联结至该测试电路,包含有一第一转 换单元以及一第二转换单元,该第一、第二转换单 元系分别根据该第一测试时脉以及该第二测试时 脉之控制来取样并输出一资料,其中该第一转换单 元之输出会输入至该第二转换单元之输入端。 14.如申请专利范围第13项之测试系统,其中该第一 测试时脉之频率为该第二测试时脉之频率的偶数 倍。 15.如申请专利范围第14项之测试系统,其中当该第 一测试时脉之第一边缘触发时,该第一转换单元取 样一第一资料并输出一第二资料至该第二转换单 元。 16.如申请专利范围第15项之测试系统,其中当该第 二测试时脉之第二边缘触发时,该第二转换单元取 样该第二资料并输出该第二资料。 17.如申请专利范围第16项之测试系统,其中该第一 转换单元为一正缘触发之正反器,该第二转换单元 为一负缘触发之正反器。 18.如申请专利范围第13项之测试系统,其中该第二 测试时脉之频率为该第一测试时脉之频率的偶数 倍。 19.如申请专利范围第18项之测试系统,其中当该第 一测试时脉之第一边缘触发时,该第一转换单元取 样一第一资料并输出一第二资料至该第二转换单 元。 20.如申请专利范围第19项之测试系统,其中当该第 二测试时脉之第二边缘触发时,该第二转换单元取 样该第二资料并输出该第二资料。 21.如申请专利范围第20项之测试系统,其中该第一 转换单元以及该第二转换单元皆为一正缘触发之 正反器。 22.如申请专利范围第13项之测试系统,其中该控制 测试模组控制该第一测试时脉之第二边缘同步于 该第二测试时脉之第一边缘。 23.如申请专利范围第22项之测试系统,其中该控制 测试模组更控制该第一测试时脉之第二边缘同步 于该第二测试时脉之第二边缘。 24.如申请专利范围第23项之测试系统,其中该第一 边缘为正缘,该第二边缘为负缘。 25.如申请专利范围第13项之测试系统,其中该测试 电路包含有: 一控制模组,用以控制该第一测试时脉之第一边缘 不同于该第二测试时脉之第一边缘; 一第一时脉产生模组,连结至该控制模组,用以产 生该第一测试时脉;以及 一第二时脉产生模组,连结至该控制模组,用以产 生该第二测试时脉。 图式简单说明: 第1图为习知桥接电路的操作时序图。 第2图为本发明第一种测试系统的示意图。 第3图为第2图所示之测试时脉的时序图。 第4图为本发明第二种测试系统的示意图。 |
