带有扫描测试功能基于条件预充结构的D触发器

摘要

带有扫描测试功能且基于条件预充结构的D触发器属于D触发器技术领域，其特征在于：本发明由测试功能端的控制电路、第一、第二两级锁存器依次串连组成。所述控制电路用传输门作为前级的控制逻辑，简化了结构，对延时和功耗的影响也较小；第一级锁存器采用由输入数据信号控制的条件预充电路，降低了触发器的功耗；第二级锁存器由两个独立的具有相同电路参数的单时钟相位锁存器构成，以实现输出端上升沿延时和下降沿延时的基本对称；而且两个锁存器输出端之间接了两个首尾相接的反相器作为保持器，以实现时钟信号处于低电平时输出端电位保持确定值。相应的还提出了具有异步置、复位以及同步复位功能的四种电路。

主权项

1.带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：所述的D触发器是上升沿触发的，该D触发器含有：第一级锁存器，包括：第1“或”逻辑电路，由第8NMOS管(MN8)和第9NMOS管(MN9)组成，该两个NMOS管的漏极相连，衬底相连后接地，该第8NMOS管(MN8)的栅极接第2中间节点(Db)，源极接时钟信号(CLK)；该第9NMOS管(MN9)的栅极和源极都接第1中间节点(DI)；第2“或”逻辑电路，由第10NMOS管(MN10)和第11NMOS管(MN11)组成，该第10NMOS管(MN10)的栅极接第1中间节点(DI)，源极接时钟信号(CLK)；该第11NMOS管(MN11)的栅极和漏极都接第2中间节点(Db)；第1PMOS管(MP1)，所述第1“或”逻辑电路中的时钟信号(CLK)和第1中间节点(DI)组成“或”逻辑并经所述第9NMOS管(MN9)的漏极和该第1PMOS管(MP1)的栅极相连；该第1PMOS管(MP1)的源极和衬底相连后接电源电压(VDD)；第2PMOS管(MP2)，所述第2“或”逻辑电路中的时钟信号(CLK)和第2中间节点(Db)组成“或”逻辑并经该第11NMOS管(MN11)的漏极和所述第2PMOS管(MP2)的栅极相连，而该第2PMOS管(MP2)的源极和衬底相连后接电源电压(VDD)；第3PMOS管(MP3)，该第3PMOS管(MP3)的源极和衬底相连后接电源电压(VDD)；第4PMOS管(MP4)，该第4PMOS管(MP4)的源极和衬底相连后接电源电压(VDD)；第6NMOS管(MN6)，该第6NMOS管(MN6)的源极同时和所述第1PMOS管(MP1)和第3PMOS管(MP3)的漏极、第4PMOS管(MP4)的栅极相连，所述连接点记为第3中间节点(SALATCH_N)；所述第6NMOS管(MN6)的栅极同时和所述第3PMOS管(MP3)的栅极、第4PMOS管(MP4)和第2PMOS管(MP2)的漏极相连，所构成的连接点记为第4中间节点(SALATCH_P)；所述第6NMOS管(MN6)的衬底接地；第7NMOS管(MN7)，该第7NMOS管(MN7)的源极和所述第4中间节点(SALATCH_P)相连；该第7NMOS管(MN7)的栅极和所述第3中间节点(SALATCH_N)相连；该第7NMOS管(MN7)的衬底接地；第2NMOS管(MN2)，该第2NMOS管(MN2)的源极和所述第6NMOS管(MN6)的漏极相连，该第2NMOS管(MN2)的衬底接地；第3NMOS管(MN3)，该第3NMOS管(MN3)的源极和所述第7NMOS管(MN7)的漏极相连；该第3NMOS管(MN3)的衬底接地；第1反相器(φ1)，该第1反相器(φ1)的输入端和所述第2NMOS管(MN2)的栅极相连并且接第1中间节点(DI)；该第1反相器(φ1)的输出端接所述第2中间节点(Db)，所述第2中间节点(Db)接所述第3NMOS管(MN3)的栅极；第1NMOS管(MN1)，该第1NMOS管(MN1)的源极同时和所述第2NMOS管(MN2)和第3NMOS管(MN3)的漏极相连；该第1NMOS管(MN1)的漏极和衬底同时接地；第二级锁存器，包括两个有相同电器参数的单时钟相位锁存器，该第二级锁存器含有：第5PMOS管(MP5)，该第5PMOS管(MP5)的栅极接所述第4中间节点(SALATCH_P)；该第5PMOS管(MP5)的源极接电源电压(VDD)；第6PMOS管(MP6)，该第6PMOS管(MP6)的栅极和所述第3中间节点(SALATCH_N)相连；该第6PMOS管(MP6)的源极接电源电压(VDD)；第2反相器(φ2)和第3反相器(φ3)，反相并接，也就是第2反相器(φ2)的输出端接第3反相器(φ3)的输入端，第2反相器(φ2)的输入端接第3反相器(φ3)的输出端；第12NMOS管(MN12)，该第12NMOS管(MN12)的栅极和所述第4中间节点(SALATCH_P)相连；该第12NMOS管(MN12)的源极同时和所述第5PMOS管(MP5)的漏极、第2反相器(φ2)的输入端、第3反相器(φ3)的输出端相连，该连接点记为第5中间节点(QI)；该第12NMOS管(MN12)的衬底接地；第13NMOS管(MN13)，该第13NMOS管(MN13)的栅极接所述第3中间节点(SALATCH_N)；该第13NMOS管(MN13)的源极同时接所述第6NMOS管(MN6)的漏极、第2反相器(φ2)的输出端和第3反相器(φ3)的输入端，该连接点记为第6中间节点(QNI)；该第13NMOS管(MN13)的衬底接地；第4NMOS管(MN4)，该第4NMOS管(MN4)的源极接所述第12NMOS管(MN12)的漏极；所述第4NMOS管(MN4)的栅极接时钟信号(CLK)；该第4NMOS管(MN4)的漏极和衬底都接地；第5NMOS管(MN5)，该第5NMOS管(MN5)的源极接所述第13NMOS管(MN13)的漏极；该第5NMOS管(MN5)的栅极接时钟信号(CLK)；该第5NMOS管(MN5)的漏极和衬底都接地；第4反相器(φ4)，该第4反相器(φ4)的输入端接所述第6中间节点(QNI)，输出为所述D触发器的第2输出信号(Qb)；第5反相器(φ5)，该第5反相器(φ5)的输入端接所述第5中间节点(QI)，输出为所述D触发器的第1输出信号(Q)；测试功能端的控制电路，包括：由第7PMOS管(MP7)和第14NMOS管(MN14)组成的第1CMOS传输门(XD)，所述第1CMOS传输门(XD)中，所述第7PMOS管(MP7)和所述第14NMOS管(MN14)的源极相连后接第1输入信号(D)；所述第7PMOS管(MP7)的衬底接电源电压(VDD)，所述第14NMOS管(MN14)的衬底接地；由第8PMOS管(MP8)和第15NMOS管(MN15)组成的第2CMOS传输门(XTI)，所述第2CMOS传输门(XTI)中，所述第8PMOS管(MP8)和所述第15NMOS管(MN15)的源极相连后接第3输入信号(TI)；所述第8PMOS管(MP8)的衬底接电源电压(VDD)，所述第15NMOS管(MN15)的衬底接地；第6反相器(XTE)，该第6反相器(XTE)的输出端同时和所述第1CMOS传输门(XD)中的第14NMOS管(MN14)的栅极以及所述第2CMOS传输门(XTI)中的第8PMOS管(MP8)的栅极相连；该第6反相器(XTE)的输入端同时和所述第1CMOS传输门(XD)中第7PMOS管(MP7)的栅极以及所述第2CMOS传输门(XTI)中第15NMOS管(MN15)的栅极相接后接第2输入信号(TE)；所述测试功能端的控制电路中，所述第1CMOS传输门(XD)中的第7PMOS管(MP7)和第14NMOS管(MN14)的漏极、第2CMOS传输门(XTI)中的第8PMOS管(MP8)和第15NMOS管(MN15)的漏极相连后构成所述控制电路的输出端，接第一、二两级锁存器输出的所述第1中间节点(DI)。