发明名称 用于电路三维整合之障壁
摘要 本发明揭示一种用于形成一半导体装置(30)之方法,其包括:提供一具有一搭接垫(24)之第一积体电路,且使用至少一个黏合层(42)将一第二积体电路附装至该第一积体电路(10)。该第二积体电路具有一电路间迹线(38),该电路间迹线(38)具有一电路间迹线开口(40)。该方法进一步包括:形成一穿过该第二积体电路之开口(58),该开口(58)延伸穿过该电路间迹线开口;于该开口(58)内该电路间迹线之曝露部分上形成一选择性障壁(52);延伸该开口(58)穿过该至少一黏合层到达该搭接垫(24);且用一导电填充材料(64)填充该开口(58)。该选择性障壁层(52)包含钴或镍中之至少一者,且该导电填充材料(64)电连接该电路间迹线(38)与该搭接垫(24)。
申请公布号 TW200742022 申请公布日期 2007.11.01
申请号 TW096109128 申请日期 2007.03.16
申请人 飞思卡尔半导体公司 发明人 史考特K 波兹德;林恩M 麦可森;法鲁嘉斯 马修
分类号 H01L23/528(2006.01) 主分类号 H01L23/528(2006.01)
代理机构 代理人 陈长文
主权项
地址 美国