| 主权项 |
1.一种可转换内积体电路滙流排(IIC)位准之控制装 置,系设置于一中央处理器及一晶片之间,该控制 装置包含: 复数个第一电压接脚,系连接该中央处理器之IIC界 面,以接收该中央处理器所输出之一串列数据(SDA) 信号及一串列时脉(SCL)信号; 复数个第二电压接脚,系连接该晶片之IIC界面; 一状态侦测单元,系分别根据一第一条件及一第二 条件,以判断该逻辑运算单元是否进入一开始状态 (start condition)或一停止状态(stop condition); 一逻辑运算单元,当该开始状态出现时,则设定该 中央处理器为输入端,而该晶片为输出端,并计数 该串列时脉(SCL)信号之一周期数目,当该周期数目 等于一预设数値时,则该逻辑运算单元反向该串列 数据信号之方向,并设定该中央处理器为输出端, 而该晶片为输入端,并根据该串列数据信号之资料 格式(Data Frame)之特定位元之値,而决定该串列数据 信号之资料传送的方向。 2.如申请专利范围第1项所述之控制装置,其中该控 制装置系为一复杂可程式逻辑装置(complex programmable logic device,CPLD)。 3.如申请专利范围第1项所述之控制装置,其中该晶 片系为一记忆体晶片。 4.如申请专利范围第1项所述之控制装置,其中该第 一电压接脚系为一接收1.8伏特之接脚。 5.如申请专利范围第1项所述之控制装置,其中该第 二电压接脚系为一接收3.3伏特之接脚。 6.如申请专利范围第1项所述之控制装置,其中该第 一条件系为于该串列数据信号出现一负缘(falling edge)且该串列时脉信号出现一轮询负缘(polling falling edge)。 7.如申请专利范围第1项所述之控制装置,其中该第 二条件系为于该串列时脉信号出现一正缘(rising edge)且该串列数据信号出现一轮询正缘(polling rising edge)时。 8.如申请专利范围第1项所述之控制装置,其中该计 数该串列时脉信号之周期数目系为第9个时脉。 9.如申请专利范围第1项所述之控制装置,其中该串 列数据信号之资料格式之特定位元之値系是该串 列数据信号之资料格式之第8位元之値。 10.如申请专利范围第9项所述之控制装置,其中该 第8位元之値以二进制"0"表示该中央处理器对该晶 片进行一写入动作。 11.如申请专利范围第9项所述之控制装置,其中该 第8位元之値以二进制"1"表示该中央处理器对该晶 片进行一读取动作。 图式简单说明: 第1图系为本创作之可转换IIC位准之控制装置之方 块图; 第2图系为本创作之可转换IIC位准之控制装置之方 块图之操作过程之步骤流程图; 第3A图系为绘示进入开始状态下及进入停止状态 下之SDA信号及SCL信号之波形图;以及 第3B图系为绘示资料传输期间,SDA信号及SCL信号之 波形图。 |
