| 摘要 |
本发明提供一种数位汇流排电路，其包含：具有二个各连接至一通过电路之部分的一汇流排导体，各个汇流排部份系连接至二个汇流排介面以供用于个别电路；该等汇流排介面中的至少三个包含具有一个三态模式以及一或多个逻辑输出模式的一个三态输出缓冲器；其中在一单元性(unitary)汇流排模式中，将配置该等三态输出缓冲器，以使该等输出缓冲器中仅有一个不为三态模式，且该通过电路系配置为实质上耦合该等汇流排部分；并且其中在一双重汇流排模式中，将配置该等三态输出缓冲器，以使各连接至各个汇流排部分之该等输出缓冲器中仅有一个不为三态模式，且其中该通过电路系配置为实质上隔离于该等汇流排部分。 |
