动态同步化处理器时钟与总线时钟前缘的方法与系统

摘要

一种检测系统及方法，用以检测总线时钟的前缘。该检测系统包含用以提供总线时钟与处理器时钟的装置，该装置并不需要提供指出总线时钟边缘时间位置的控制信号。该检测系统还包含用以送出总线时钟与处理器时钟给多个目标组件的时钟树，其中多个目标组件所收到的时钟会因为时钟树的插入时间而被延迟。该检测系统亦包含一处理器，该处理器中具有一用以检测被插入时间延迟的总线时钟前缘的装置。本发明所披露的检测方法包含：产生总线时钟与处理器时钟，其中本发明的方法不产生对应这些时钟的控制信号；接收被插入时间延迟的总线时钟与处理器时钟；以及处理这些被插入时间延迟的时钟以产生标志信号，用以指出被插入时间延迟的总线时钟前缘的位置。

主权项

1.一种电路系统，用以指出一时钟的前缘的位置，该电路系统包含：一时钟比例控制器，用以产生一时钟比例信号，该时钟比例信号用以指出一第二时钟与该第一时钟的频率比例，以及产生一有效比例信号，用以指出该时钟比例信号是否为1∶1，其中该第二时钟的频率为该第一时钟的频率的整数倍；一先前边缘检测器，用以检测该第一时钟周期的前一个前缘，该先前边缘检测器用以接收该有效比例信号、位于一时钟树的终端节点上的该第一时钟与该第二时钟信号，并根据所接收的所述信号产生一先前边缘信号；一组合逻辑组件，用以接收该时钟比例信号，并根据所接收的该时钟比例信号产生一新时钟计数信号；一时钟计数器，用以接收该第二时钟信号、该先前边缘信号、该有效比例信号、与该新时钟计数信号，并根据所述信号产生一时钟计数信号；以及一标志产生电路，用以接收该时钟计数信号，并根据该时钟计数信号产生一时钟边缘标志信号，该时钟边缘标志信号用以指出该第一时钟周期的下一个前缘的时间位置。