一种基于GF(2<SUP>n</SUP>)全串行的ECC加速器电路

摘要

ECC加速器电路涉及到椭圆曲线加密系统中实现GF(2ⁿ)上的乘和加运算问题。ECC加速器电路主要解决基于GF(2ⁿ)上的乘和加运算问题，属于公钥密码系统技术领域。本发明的目的是通过精巧的体系结构完成GF(2ⁿ)上的乘和加运算问题，该发明的特点是采用二进制乘法从高位到低位的逐位相乘并取模的思想设计实现了ECC加速器电路，使得乘数寄存器由256位减少到8位，并且在一个时钟周期内完成256bit×1bit的GF(2ⁿ)乘运算(包括取模)，这样既提高了运算速度，又减小了电路规模，同时解决了乘数不定长的问题。本发明主要用于解决椭圆曲线加密/解密运算过程所必须的GF(2ⁿ)上的乘和加运算问题的电路设计。

主权项

1、一种基于GF(2n)全串行的ECC加速器电路，其特征在于：包括总线控制逻辑电路、ECC控制逻辑电路和ECC运算逻辑电路三个电路单元，输入信号datain[7:0]包含数据和控制信息，连接到总线控制逻辑电路；地址信号addr[7:0]连接到总线控制逻辑电路；总线控制逻辑电路的输出包含按字节传输的被乘数md[255:0]、乘数mr[7:0]以及控制信息ecc_ctrl[7:0]，其中被乘数md[255:0]按字节传输到ECC运算逻辑电路，乘数mr[7:0]连接到ECC运算逻辑电路，控制信息ecc_ctrl[7:0]连接到ECC控制逻辑电路；ECC控制逻辑电路根据输入控制信号进行处理后生成的ECC状态信号ecc_state[7:0]输出到ECC运算逻辑电路；ECC运算逻辑电路根据输入的状态信号对输入数据进行处理生成的结果信号rs[255:0]连接到总线控制逻辑电路；总线控制逻辑电路输出信号dataout[7:0]；时钟信号clk、写信号wr_n、读信号rd_n、片选信号cs_n、复位信号reset_n是电路的共用输入信号。