锁相环路电路

摘要

锁相环路(PLL)电路自动校正模拟(尤其是主动型)环路滤波器的偏移，以改进锁定时钟或频率信号的稳定性和精度。除了具有主动型环路滤波器(30)的一般的PLL电路配置之外，PLL电路还具有频率比较电路(42)、DAC控制器(44)和DAC(数字到模拟转换器)(46)。在偏移测量模式中，分别切断相位误差检测电路(12、14)和频率误差检测电路(18、20)的输出，以在偏移测量锁定环路(42、44、45、30、40)中建立锁定。在此情况下，识别并保持偏移校正代码(ED)。在正常模式下，DAC控制器(44)使偏移校正代码(ED)输入到DAC(46)，且DAC(46)将偏移校正信号(EA)发送到环路滤波器(30)。

主权项

1.一种锁相环路电路，其产生锁定到输入信号的时钟或模拟频率信号，所述电路包含：压控振荡器，其振荡并输出所述时钟或频率信号，且对应于控制电压而改变所述时钟或频率信号的频率；第一比较器，其将所述输入信号的频率和相位中的至少一者与从所述压控振荡器反馈的时钟或频率信号进行比较，且输出对应于所述比较结果的第一误差信号；环路滤波器，来自所述第一比较器的所述第一误差信号输入到所述环路滤波器，且所述环路滤波器对所述第一误差信号进行积分，并将所述控制电压输出到所述压控振荡器；第二比较器，其将参考时钟或频率信号的频率和相位中的至少一者与从所述压控振荡器反馈的时钟或频率信号进行比较，且输出对应于所述比较结果的信号；和偏移校正器，其在所述环路滤波器的输入从所述第一比较器的输出切断时，将对应于所述第二比较器的所述输出信号的第二误差信号馈入所述环路滤波器，当所述反馈时钟或频率信号被锁定到所述参考时钟或频率信号时，基于所述第二误差信号来识别偏移校正值，且当所述环路滤波器的输入连接到所述第一比较器的输出时，将具有所述偏移校正值的偏移校正信号馈入所述环路滤波器。