| 主权项 |
1.一种半导体积体电路装置,是针对在用以构成以 PMOS电晶体及NMOS电晶体所形成之CMOS为主体而构成 的主电路用之区域的一部份,以构成前述主电路之 过程予以构成用以控制前述PMOS电晶体及NMOS电晶 体之井偏压用之控制电路的半导体积体电路装置, 其特征为: 前述控制电路,系具备:检测具有构成在前述主电 路中之最长的延迟时间之关键路径的延迟时间与 设计値之偏差,而且,因应此偏差,以决定前述井偏 压之手段,而且,具有:具备检测前述PMOS电晶体及 NMOS电晶体之临界値电压之差分的手段,因应该差 分输出,以修正前述井偏压之功能。 2.如申请专利范围第1项记载之半导体积体电路装 置,其中检测前述PMOS电晶体及NMOS电晶体之临界値 电压之差分的手段,系具备:将串联连接PMOS电晶体 与NMOS电晶体之CMOS反相器电路的输出电压当成CMOS 反相器电路之逻辑临界値而予以输出之手段;对应 该逻辑临界値超过规定的基准电压而增加或者减 少,将其当成前述差分而予以输出之手段;及对应 前述差分输出而变更前述CMOS反相器之电晶体的井 电压之手段。 3.如申请专利范围第2项记载之半导体积体电路装 置,其中前述CMOS反相器之电晶体的井电压也因前 述主电路的前述PMOS电晶体及NMOS电晶体的井电压 而被变更。 4.如申请专利范围第1项记载之半导体积体电路装 置,其中因应前述差分输出而修正前述井偏压之机 能,系藉由在具有前述最长的延迟时间之关键路径 的延迟时间与设计値之偏差的检测値,加上前述 PMOS电晶体及NMOS电晶体之临界値电压之差分的手 段而实行。 5.如申请专利范围第1项记载之半导体积体电路装 置,其中因应前述差分输出而修正前述井偏压之功 能,系藉由将具有前述最长的延迟时间之关键路径 的延迟时间与设计値之偏差的检测値与前述PMOS电 晶体及NMOS电晶体之临界値电压的差分当成参数之 查表功能而实行。 6.如申请专利范围第1项记载之半导体积体电路装 置,其中具有构成在前述主电路中之最长的延迟时 间之关键路径的延迟时间与设计値之偏差,系藉由 构成在前述控制电路之多段串联连接的CMOS反相器 而被检测出。 7.如申请专利范围第6项记载之半导体积体电路装 置,其中前述多段串联连接之CMOS反相器的PMOS电晶 体与NMOS电晶体之个别的井电位,系因应前述PMOS电 晶体及NMOS电晶体之临界値电压的差分输出而被修 正之井偏压。 8.如申请专利范围第7项记载之半导体积体电路装 置,其中附加有检测具有构成在前述主电路中之最 长的延迟时间之关键路径的延迟时间与设计値之 偏差,而且,因应此偏差而控制前述PMOS电晶体及NMOS 电晶体之驱动电源电压的手段,而且,该被控制之 驱动电源电压当成前述多段串联连接之CMOS反相器 的PMOS电晶体与NMOS电晶体之个别的驱动电源电压 而被反馈。 9.如申请专利范围第1项至第8项中任一项所记载之 半导体积体电路装置,其中附加有在可以成为具有 构成在前述主电路中之最长的延迟时间之关键路 径的多数路径的延迟时间与设计値之偏差中,选择 并采用最长者之手段。 10.一种半导体积体电路装置,其特征为:具备有 拥有第1导电型之第1MOS电晶体,和第2导电型之第2 MOS电晶体的第1电路; 拥有上述第1导电型之第3MOS电晶体和上述第2导电 型之第4MOS电晶体,并输出延迟信号之延迟监视电 路; 比较上述延迟信号和时脉信号,输出第1及第2控制 信号的第1比较电路; 将第1井偏压电压输出至上述第1MOS电晶体和上述 第3MOS电晶体,将第2井偏压电压输出至上述第2MOS电 晶体和上述第4MOS电晶体的井偏压电压产生电路; 和 拥有上述第1导电型之第5MOS电晶体和上述第2导电 型之第6MOS电晶体,根据上述第5MOS电晶体之临界値 电压和上述第6MOS电晶体之临界値电压的差异而输 出差分信号的补偿电路, 上述第1井偏压电压是藉由上述第1控制信号而被 控制,上述第2井偏压电压是藉由被上述差分信号 所调整后之上述第2控制信号而被控制。 11.如申请专利范围第10项记载之半导体积体电路 装置,其中,上述补偿电路是具备有 输出第1逻辑临界値,并拥有上述第5MOS电晶体和上 述第6MOS电晶体的第1CMOS反相器; 输出第1基准电压和比上述第1基准电压低之第2基 准电压的基准电压产生电路; 比较上述第1逻辑临界値,和上述第1及第2基准电压 ,输出第1及第2信号的第2比较电路;和 检测出上述第1信号和上述第2信号之差分,输出上 述差分信号的差分检测器。 12.如申请专利范围第11项记载之半导体积体电路 装置,其中,上述第2比较电路是于上述第1逻辑临界 値比上述第1基准电压高时,输出上述第1信号,当上 述第1逻辑临界値比上述第2基准电压低时,输出上 述第2信号。 13.如申请专利范围第10项记载之半导体积体电路 装置,其中,上述补偿电路是具备有 输出第1逻辑临界値,并拥有上述第5MOS电晶体和上 述第6MOS电晶体的第1CMOS反相器; 具有拥有第2逻辑临界値之第2CMOS反相器,和拥有比 上述第2逻辑临界値低之第3逻辑临界値的第3COMS反 相器,并将上述第1逻辑临界値和上述第2及第3逻辑 临界値予以比较,输出第1及第2信号的第2比较电路 ;和 检测出上述第1信号和上述第2信号之差分,输出上 述差分信号的差分检测器。 14.如申请专利范围第13项记载之半导体积体电路 装置,其中,上述第2比较电路是于上述第1逻辑临界 値比上述第2逻辑临界値高时,输出上述第1信号,当 上述第1逻辑临界値比上述第3逻辑临界値低时,输 出上述第2信号。 15.如申请专利范围第10项记载之半导体积体电路 装置,其中,上述井偏压电压产生电路,是藉由查表 功能,根据上述差分信号而变更上述第2控制信号 。 16如申请专利范围第10项记载之半导体积体电路装 置,其中,上述第1电路是由上述第1及第2MOS电晶体 所构成,具有拥有延迟时间的关键路径, 上述延迟监视电路是由上述第3及第4MOS电晶体所 构成,具有模拟上述关键路径之路径,藉由模拟上 述延迟时间输出上述延迟信号。 图式简单说明: 第1图系显示本发明之半导体积体电路之基本形态 图。 第2图系显示第1图中说明之控制电路11的第1实施 例之方块图。 第3图系显示第2图之PN平衡补偿电路23之一例的方 块图。 第4图系显示第3图之逻辑临界値检测电路31之一例 的方块图。 第5图系显示第3图之基准电压产生电路32之一例的 方块图。 第6图系以第3图之井偏压产生电路25的具体例为主 体,显示PN平衡补偿电路23、移位暂存器24、井偏压 产生电路25及加法电路26之相互关系的具体之一例 图。 第7图系显示第2图之PN平衡补偿电路23的别的例子 之方块图。 第8图系显示第7图之比较器72之一例的方块图。 第9图系说明依据第1实施例之控制效果图。 第10图系说明依据第1实施例之控制效果图。 第11图系说明依据第1实施例之控制效果图。 第12图系显示第1图中说明之控制电路11的第2实施 例之方块图。 第13图系显示第12图之PN平衡补偿电路123之一例的 方块图。 第14图系显示第13图之逻辑临界値检测电路131之一 例图。 第15图系显示第1图中说明之控制电路11的第3实施 例之方块图。 第16图系显示在第3实施例中可以采用之形式表格 之例图。 第17图系显示第1图中说明之控制电路11的第4实施 例之方块图。 第18图系显示第17图之延迟监视电路1721之一例的 方块图。 第19(a)、(b)图系显示2个主电路之关键路径被替换 为其它路径之样子的路径图。 第20图系显示第1图中说明之控制电路11的第5实施 例之方块图。 |
