一种基于全数字逻辑电路的信道编码控制系统

摘要

本发明公开了一种基于全数字逻辑电路的信道编码控制系统，其结构由系统时钟单元、速率切换单元、数据调度单元、纠错编码交错单元、数字量输入接口单元、系统外围电路单元等所组成。整个系统采用VHDL语言描述并通过FPGA实现。

主权项

1、一种基于全数字逻辑电路的信道编码控制系统，包括：系统时钟单元(1)，用于提供该系统正常运行的基本工作时钟。速率切换单元(2)，用于系统工作频率和数据输出速率的切换。数据调度单元(3)，根据数据输入流量，调度数据的流向。纠错编码交错单元(4)，用于控制数据输入和输出交错设置的纠错编码单元。数据输入接口单元(5)，用于数据输入接收控制。系统外围电路单元(6)，用于数据输出发送控制。