| 主权项 |
1.一种延时锁定环(DLL)电路，其具有参考信号输入和至少两个信号输出，所述参考信号输入用于接收周期参考信号，所述至少两个信号输出用于输出得自所述参考信号且彼此之间具有期望的相位关系的相应输出信号，所述DLL电路包括：(a)可变延迟线，其包括串联连接的多个额定相同的延迟级，在每一级的所述延迟可调整以响应于延迟控制信号，所述延迟线包括所述相同级的第一级的输入节点、一或更多中间节点、以及端节点，在所述一或更多中间节点上所述相同级之一的输出连接到下一级的输入，所述端节点包括所述延迟线中的所述相同级的最后一级的输出；(b)延迟线输入通道，用于将所述周期参考信号供给所述延迟线的所述输入节点；(c)多个延迟线输出通道，用于从所述节点的相应节点获得所述输出信号；以及(d)反馈控制装置，其包括相位比较器和延迟控制信号发生器，所述延迟控制信号发生器用于产生所述延迟控制信号以及将其施加给所述可变延迟线，使得在多个所述级的总延迟以已知方式相应于所述周期参考信号的周期，其中，所述信号输出连接成从所述延迟线内的所述节点的相应节点获得其相应的输出信号，以及其中所述相位比较器布置成接收和比较所述参考信号的第一和第二不同延迟版本的相位，所述参考信号的所述第一和第二不同延迟版本都是从仅通过多个相同的延迟级被分开的、所述可变延迟线内的相应节点获得。 |
