半导体器件

摘要

本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。

主权项

1.一种半导体器件，其特征在于，包括：具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构的SOI衬底；在上述半导体层的主面内局部地形成、具有用上述绝缘层夹持上述半导体层的一部分的底面的元件隔离绝缘膜；在由上述元件隔离绝缘膜规定的元件形成区内，在上述半导体层的上述主面上局部地形成的栅结构；在上述元件形成区内，在从上述栅结构露出的部分的上述半导体层的上述主面内形成、夹持上述栅结构的下方的沟道形成区而成对的凹部；以及在上述凹部的底面内形成、夹持上述沟道形成区而成对、其底面或者其耗尽层抵达上述绝缘层、与上述第1导电类型不同的第2导电类型的源、漏区，形成上述栅结构的部分的上述半导体层的上述主面与上述凹部的侧面的夹角大于90度。