延迟调整电路、集成电路装置以及延迟调整方法

摘要

本发明提供一种可将延迟信号的延迟时间调整为最佳的延迟调整电路、集成电路装置、延迟调整方法。延迟电路(10)包括多个延迟单元DI～DN，被输入了输入信号IS并输出延迟信号。比较电路(20)将输入给延迟电路(10)的测试用输入信号IS脉冲的脉冲宽度时间和延迟电路(10)的分接头PM～PN输出的延迟信号PM～PN的延迟时间的比较结果，存储在比较结果寄存器(30)。调整电路(40)，调整延迟电路(10)的延迟信号的延迟时间。根据从比较结果寄存器(30)读出的比较结果数据，设定了延迟时间的调整数据ADT。在延迟时间被调整后再次输入测试用输入信号，从比较结果寄存器再次读出比较结果数据，确认调整后的延迟时间。

主权项

1.一种延迟调整电路，其特征在于，包括：延迟电路，其具有多个延迟单元，通过输入端被输入输入信号，而输出输入信号的延迟信号；比较电路，将在所述延迟电路中通过所述输入端输入的测试用输入信号脉冲的脉冲宽度时间，与所述延迟电路的所述多个延迟单元之间的多个分接头中的第M～第N(M、N为整数，N＞M)分接头所输出的第M～第N延迟信号的第M～第N的延迟时间的比较结果，存储到比较结果寄存器中；以及调整电路，用于调整所述延迟电路中的延迟信号的延迟时间，其中，所述比较电路包括：第1～第(N-M+1)逻辑电路，以及由第1～第(N-M+1)触发器电路构成的所述比较结果寄存器；在所述第1～第(N-M+1)逻辑电路的第一输入，输入所述测试用输入信号；在所述第1～第(N-M+1)逻辑电路的第二输入，输入所述第M～第N延迟信号；所述第1～第(N-M+1)逻辑电路的输出，输入至所述第1～第(N-M+1)触发器电路的时钟端。