一种射频拉远模块中时钟信号的数字锁相方法

摘要

本发明涉及一种宽带码分多址(WCDMA)系统的射频拉远模块中时钟信号的数字锁相方法，该方法以时钟信号的数字锁相技术为核心，利用现场可编程门阵列(FPGA)实现数字锁相，其中以全球定位系统(GPS)接收机产生的1周期/秒(1PPS)方波信号或光传输物理接口模块提取的基站时钟30.7MHz方波信号分频后产生的1周期/秒信号做基准，通过数字锁相技术动态调整OCXO输出频率，以获得长期稳定的高精度时钟信号，从而为射频拉远模块中的其他单板提供高精度的同步时钟。

主权项

1.一种射频拉远模块中时钟信号的数字锁相方法，包括步骤：步骤一，压控晶振OCXO产生10MHz的正弦波信号，经过功率分配和模拟/数字转换后，形成10MHz的方波信号作为本地时钟信号；步骤二，选择参考基准信号，以全球定位系统GPS星卡输出的1PPS方波信号作为采样步长的参考基准，或者以光传输物理接口模块PHY提取的30.72MHz信号经过现场可编程门阵列FPGA内设置的分频器被分频成的1PPS方波信号作为采样步长的参考基准；步骤三，设置采样步长，该采样步长为一个48秒时间段，在该时间段内利用现场可编程门阵列FPGA内设置的计数器对输入现场可编程门阵列FPGA的本地时钟的方波信号进行计数，48秒采样步长等同于1PPS方波信号的48个方波期间，在此期间计数器计数的理论值应当为4.8×108，即48秒内理论上应当输入到FPGA共4.8×108个本地时钟信号方波；步骤四，设置射频拉远模块中本地时钟信号误差上限，一旦本地时钟信号的误差超过此上限，则进行数字锁相，恢复时钟信号精度，以本地时钟信号10MHz和48秒采样步长计算，系统所要求的时钟信号精确度为10-8，则一个采样步长周期内本地时钟信号实际计数误差上限为4.8个时钟信号方波，该理论计数值与计数误差上限数值被存储在CPU内的存储器中；步骤五，以现场可编程门阵列FPGA内所设置计数器在48个1PPS方波时间段内对10MHz的本地时钟方波信号进行计数，每个48秒采样步长期间，计数器计数的起始时间为第一个1PPS方波的上升沿，计数器计数的终止时间为第四十九个1PPS方波的上升沿，现场可编程门阵列FPGA每输入一个本地时钟信号方波，现场可编程门阵列FPGA内计数器计数一次，在一个采样步长结束后，现场可编程门阵列FPGA以中断方式通知CPU从现场可编程门阵列FPGA计数器读取该采样步长期间计数器的实际计数值；步骤六，CPU计算实际计数值与理论计数值之间的误差，一旦判断计数值误差小于等于4，则压控晶振OCXO继续保持当前状态；步骤七，一旦步骤六的判断实际计数值与理论计数值之间误差大于4，将该误差数值进行量化，输出给数字/模拟转换器DAC；步骤八，数字/模拟转换器DAC将量化的误差信号转换为模拟控制电压，输出到压控晶振OCXO的电压控制端，调节压控晶振OCXO的输出正弦波频率；上述步骤五至步骤八重复执行，直到步骤六判断本地时钟信号误差率不超过误差上限。