| 主权项 |
1.一种记忆体装置,其包括: 一具有配置成列与行之记忆体单元之第一记忆体 阵列,该等行之每一行具有一平衡电路,以分别预 充电该行; 一具有配置成列与行之记忆体单元之第二记忆体 阵列,该等行之每一行具有一平衡电路,以分别预 充电该行;及 一泄流器装置耦合一预充电电压供应器,并进一步 耦合该至第一记忆体阵列之一行之至少一平衡电 路,及该第二记忆体阵列之一行之至少一平衡电路 ,该泄流器装置限制由该等平衡电路从该预充电电 压供应器汲取的电流。 2.如申请专利范围第1项之记忆体装置,其中该至少 一平衡电路耦合该第一记忆体阵列之一行,包括第 一与第二平衡电路分别耦合该第一记忆体阵列之 第一与第二行,而且该至少一平衡电路耦合该第二 记忆体阵列之一行,包括第一与第二平衡电路分别 耦合该第二记忆体阵列之第一与第二行。 3.如申请专利范围第1项之记忆体装置,其中该泄流 器装置包括一p-通道MOS电晶体。 4.如申请专利范围第1项之记忆体装置,其中该泄流 器装置包括一电晶体,当通过该电晶体之电压增加 时,显示出饱和电流特性。 5.如申请专利范围第1项之记忆体装置,其中该预充 电电压供应器包括一电压供应器,其具有的电压等 于一电源供应电压之一半。 6.如申请专利范围第1项之记忆体装置,进一步包括 一位于该第一与第二记忆体阵列之间,并具有感应 放大器形成于其中之感应放大器区,而其中该泄流 器装置也形成于该感应放大器区。 7.一种记忆体装置,其包括: 一具有配置成列与行之记忆体单元之第一记忆体 阵列,该等行之每一行具有一平衡电路; 一具有配置成列与行之记忆体单元之第二记忆体 阵列,该等行之每一行具有一平衡电路; 一感应放大器区,其具有复数个形成于其中之感应 放大器,每一感应放大器分别耦合至该第一记忆体 阵列之一行,而且进一步分别耦合至该第二记忆体 阵列之一行;及 一泄流器装置,其形成于该感应放大器区中,且耦 合一预充电电压供应器,而且耦合该泄流器装置至 该第一记忆体阵列之一行与该第二记忆体阵列之 一行之该等平衡电路,该第一与第二记忆体阵列之 该等行耦合至同一感应放大器。 8.如申请专利范围第7项之记忆体装置,其中该第一 与第二记忆体阵列之该等行包括第一行与该泄流 器装置进一步耦合至该第一记忆体阵列之一第二 行与该第二记忆体阵列之一第二行之平衡电路,该 第一与第二记忆体阵列之第二行耦合至同一感应 放大器。 9.如申请专利范围第7项之记忆体装置,其中该泄流 器装置包括一p-通道MOS电晶体。 10.如申请专利范围第7项之记忆体装置,其中该泄 流器装置包括一电晶体,当通过该电晶体之电压增 加时,显示出饱和电流特性。 11.如申请专利范围第7项之记忆体装置,其中该预 充电电压供应器包括一电压供应器,其具有的电压 等于一电源供应电压之一半。 12.一种具有配置成列与行之记忆体单元之记忆体 装置,每一行具有一平衡电路,以各自预充电该行, 该记忆体装置包括一具有复数个感应放大器之感 应放大器区,每一感应放大器分别通过一第一绝缘 交换器,各自耦合至记忆体单元之复数第一行之一 ,并进一步分别通过一第二绝缘交换器,各自耦合 至记忆体单元之复数第二行之一,该感应放大器区 进一步具有复数个泄流器装置,该等泄流器装置之 每一个耦合至一预充电电压供应器,至少一平衡电 路耦合至该复数第一行之一行,以及至少一平衡电 路耦合至该复数第二行之一行,以限制分别由该等 平衡电路汲取之电流。 13.如申请专利范围第12项之记忆体装置,其中该复 数个泄流器装置包括复数个p-通道MOS电晶体。 14.如申请专利范围第12项之记忆体装置,其中该预 充电电压供应器包括一电压供应器,其具有的电压 等于一电源供应电压之一半。 15.如申请专利范围第12项之记忆体装置,其中该复 数个泄流器装置包括复数个电晶体,当通过该电晶 体之电压增加时,每一电晶体显示出饱和电流特性 。 16.如申请专利范围第12项之记忆体装置,其中该至 少一平衡电路耦合该复数第一行之一行,包括第一 与第二平衡电路分别耦合该复数第一行之第一与 第二行,而且该至少一平衡电路耦合该复数第二行 之一行,包括第一与第二平衡电路分别耦合该复数 第二行之第一与第二行。 17.一种记忆体装置,其包括: 一第一记忆体阵列区,具有配置成列与行形成于其 中之记忆体单元,该等行之每一行分别耦合至也形 成于该第一记忆体阵列区之一平衡电路; 一第二记忆体阵列区,具有配置成列与行形成于其 中之记忆体单元,该等行之每一行分别耦合至也形 成于该第二记忆体阵列区之一平衡电路; 一感应放大器区,具有复数个形成于其中之泄流器 装置,每一泄流器装置耦合至一预充电电压供应器 ,并进一步耦合至形成于该第一记忆体阵列区之至 少一平衡电路,及形成于该第二记忆体阵列区之至 少一平衡电路;及 复数个第一与第二绝缘交换器,耦合形成于该感应 放大器区之该等感应放大器之每一个分别至该第 一记忆体阵列之一行记忆体单元,并分别至该第二 记忆体阵列之一行记忆体单元。 18.如申请专利范围第17项之记忆体装置,其中该至 少一平衡电路形成于该第一记忆体阵列区,包括第 一与第二平衡电路形成于该第一记忆体阵列区,而 该至少一平衡电路形成于该第二记忆体阵列区,包 括第一与第二平衡电路形成于该第二记忆体阵列 区。 19.如申请专利范围第17项之记忆体装置,其中该复 数个泄流器装置包括复数个p-通道MOS电晶体。 20.如申请专利范围第17项之记忆体装置,其中该复 数个泄流器装置包括复数个电晶体,当通过该电晶 体之电压增加时,每一电晶体显示出一饱和电压特 性。 21.如申请专利范围第17项之记忆体装置,其中该预 充电电压供应器包括一电压供应器,其具有之电压 等于一电源供应电压之一半。 22.一种电脑系统,其包括: 一具有一处理器滙流排之处理器; 一通过该处理器滙流排耦合至该处理器,并适用于 将资料输入该电脑系统之输入装置; 一通过该处理器滙流排耦合至该处理器,并适用于 将资料从该电脑系统输出之输出装置;及 一通过该处理器滙流排耦合至该处理器之记忆体 装置,该记忆体装置具有配置成行与列之记忆体单 元,各行具有一平衡电路,以分别预充电该行,该记 忆体装置包括具有复数个感应放大器之感应放大 器区,每一感应放大器分别通过第一绝缘交换器, 分别耦合至复数行第一记忆体单元之一行,并进一 步通过第二绝缘交换器,分别耦合至复数行第二记 忆体单元之一行,该感应放大器区进一步具有复数 个泄流器装置,该等泄流器装置之每一个耦合至一 预充电电压供应器,而且至少一平衡电路耦合至该 复数第一行之一行,及至少一平衡电路耦合至该复 数第二行之一行,以限制分别由该等平衡电路汲取 之电流。 23.如申请专利范围第22项之电脑系统,其中该记忆 体装置之该复数个泄流器装置包括复数个p-通道 MOS电晶体。 24.如申请专利范围第22项之电脑系统,其中该记忆 体装置之该预充电电压供应器包括一电压供应器, 其具有之电压等于一电源供应电压之一半。 25.如申请专利范围第22项之电脑系统,其中该记忆 体装置之该复数个泄流器装置包括复数个电晶体, 当通过该电晶体之电压增加时,每一电晶体显示出 一饱和电压特性。 26.如申请专利范围第22项之电脑系统,其中该至少 一平衡电路耦合至该复数第一行之一行,包括第一 与第二平衡电路分别耦合至该复数第一行之第一 与第二行,而该至少一平衡电路耦合至该复数第二 行之一行,包括第一与第二平衡电路分别耦合至该 复数第二行之第一与第二行。 27.一种电脑系统,其包括: 一具有一处理器滙流排之处理器; 一通过该处理器滙流排耦合至该处理器,并适用于 将资料输入该电脑系统之输入装置; 一通过该处理器滙流排耦合至该处理器,并适用于 将资料从该电脑系统输出之输出装置;及 一通过该处理器滙流排耦合至该处理器之记忆体 装置,该记忆体装置包括: 一具有配置成行与列之记忆体单元之第一记忆体 阵列,该等行之每一行具有一平衡电路,以分别预 充电该行; 一具有配置成行与列之记忆体单元之第二记忆体 阵列,该等行之每一行具有一平衡电路,以分别预 充电该行;及 一泄流器装置耦合至一预充电电压供应器,且进一 步耦合至该第一记忆体阵列之一行之至少一平衡 电路,并耦合至该第二记忆体阵列之一行之至少一 平衡电路,该泄流器装置限制该平衡电路从该预充 电电压供应器汲取之电流。 28.如申请专利范围第27项之电脑系统,其中该至少 一平衡电路耦合至该第一记忆体阵列之一行,包括 第一与第二平衡电路分别耦合至该第一记忆体阵 列之第一与第二行,而该至少一平衡电路耦合至该 第二记忆体阵列之一行,包括第一与第二平衡电路 分别耦合至该第二记忆体阵列之第一与第二行。 29.如申请专利范围第27项之电脑系统,其中该记忆 体装置之该泄流器装置包括一p-通道MOS电晶体。 30.如申请专利范围第27项之电脑系统,其中该记忆 体装置之该泄流器装置包括一电晶体,当通过该电 晶体之电压增加时,该电晶体显示出一饱和电压特 性。 31.如申请专利范围第27项之电脑系统,其中该记忆 体装置之该预充电电压供应器包括一电压供应器, 其具有之电压等于一电源供应电压之一半。 32.一种用于在一记忆体装置中限制多个平衡电路 之电流之方法,该记忆体装置具有复数个记忆体阵 列,其中记忆体单元被配置成行与列,每一行分别 耦合至个别平衡电路,该方法包括: 形成一感应放大器区,配置在该复数个记忆体阵列 之一第一与该复数个记忆体阵列之第二之间,其中 形成感应放大器,以放大该第一与第二记忆体阵列 之该等记忆体单元所储存之资料状态;及 于该感应放大器区形成复数个泄流器装置,耦合一 预充电电压供应器,该等泄流器装置之每一个进一 步耦合至少一耦合至该第一记忆体阵列之一行记 忆体单元之平衡电路,并且耦合至少一耦合至该第 二记忆体阵列之一行记忆体单元之平衡电路。 33.如申请专利范围第32项之方法,其中形成复数个 泄流器装置包括形成复数个p-通道MOS电晶体。 34.如申请专利范围第32项之方法,其中形成复数个 泄流器装置包括形成复数个电晶体,当通过该电晶 体之电压增加时,每一电晶体显示出一饱和电压特 性。 35.一种用于在一记忆体装置中限制多个平衡电路 之电流之方法,该记忆体装置具有复数个记忆体阵 列,其中记忆体单元被配置成行与列,每一行分别 耦合至个别平衡电路,该方法包括: 形成一感应放大器区,配置在该复数个记忆体阵列 之一第一与该复数个记忆体阵列之第二之间,其中 形成感应放大器,以放大该第一与第二记忆体阵列 之该等记忆体单元所储存之资料状态;及 共用之一电流限制泄流器装置耦合至一预充电电 压供应器,该预充电电压供应器在至少一耦合至该 第一记忆体阵列之一行记忆体单元之平衡电路,与 至少一耦合至该第二记忆体阵列之一行记忆体单 元之平衡电路之间。 36.如申请专利范围第35项之方法,其中该共用之电 流限制泄流器装置包括共用之一p-通道MOS电晶体 。 37.如申请专利范围第35项之方法,其中该共用之电 流限制泄流器装置包括共用之一电晶体,当通过该 电晶体之电压增加时,该共用之电晶体显示出一饱 和电压特性。 38.一种用于在一记忆体装置中限制该平衡电路之 电流的方法,该记忆体装置具有复数个记忆体阵列 ,其中记忆体单元被配置成行与列,每一行分别耦 合至个别平衡电路,该方法包括: 形成一感应放大器区,配置在该复数个记忆体阵列 之一第一与该复数个记忆体阵列之第二之间,其中 形成感应放大器,以放大该第一与第二记忆体阵列 之该等记忆体单元所储存之资料状态;及 限制由该第一与第二记忆体阵列之该等平衡电路, 通过形成于该感应放大器区并耦合至一预充电电 压供应器之电流限制泄流器装置汲取之电流。 39.一种用于形成一记忆体装置之方法,其包括: 形成一具有配置成行与列之记忆体单元之第一记 忆体装置,该等行之每一行具有一平衡电路; 形成一具有配置成行与列之记忆体单元之第二记 忆体装置,该等行之每一行具有一平衡电路; 形成一具有复数个形成于其中之感应放大器之感 应放大器区,每一感应放大器分别耦合至该第一记 忆体阵列之一行,而且进一步分别耦合至该第二记 忆体阵列之一行;及 于该感应放大器区形成一泄流器装置,耦合一预充 电电压供应器,而且耦合该泄流器装置至该第一记 忆体阵列之一行与该第二记忆体阵列之一行之该 等平衡电路,该第一与第二记忆体阵列之该等行耦 合至同一感应放大器。 40.如申请专利范围第39项之方法,其中形成一泄流 器装置于该感应放大器区,包括形成一p-通道MOS电 晶体于该感应放大器区。 41.如申请专利范围第39项之方法,其中形成一泄流 器装置于该感应放大器区,包括形成一电晶体于该 感应放大器区,当通过该电晶体之电压增加,该电 晶体显示出一饱和电压特性。 图式简单说明: 图1是显示感应放大器区之部分与一记忆体装置之 记忆体阵列区之简单方块图。 图2是显示根据本发明之实施例之感应放大器区之 部分与一记忆体装置之记忆体阵列区之简单方块 图。 图3是根据本发明之实施例,包含一记忆体装置之 电脑系统之功能方块图。 |
