| 主权项 |
1.一种时脉与资料回复装置,系接收一资料,该时脉 与资料回复装置包括: 一多相位时脉产生电路,用以产生及输出一取样时 脉; 一过取样电路,电性耦接至该多相位时脉产生电路 ,接收该取样时脉与该资料,并以该取样时脉对该 资料作取样,以输出一取样过资料; 一转态侦测电路,电性耦接至该过取样电路,用以 对该取样过资料作一转态侦测,并输出一侦测讯号 ; 一计数电路,电性耦接至该转态侦测电路,接收及 根据该侦测讯号作一计数运算,并于计数至一预设 値时,输出一计数讯号; 一相位选择电路,电性耦接至该计数电路与该多相 位时脉产生电路,系接收该取样时脉与该计数讯号 ,并根据该计数讯号对该取样时脉之相位作调整, 用以输出一回复时脉;以及 一多工器,电性耦接至该过取样电路与该相位选择 电路,并接收该回复时脉与该取样过资料,用以根 据该回复时脉对该取样过资料作回复,以输出一回 复资料。 2.如申请专利范围第1项所述之时脉与资料回复装 置,更包括一比较电路,并接收及比较该资料与该 回复资料,用以输出一误码率。 3.如申请专利范围第1项所述之时脉与资料回复装 置,其中该转态侦测系为侦测该取样时脉领先或落 后该取样过资料。 4.如申请专利范围第1项所述之时脉与资料回复装 置,其中该计数电路包括过滤该取样过资料中之杂 讯。 5.如申请专利范围第1项所述之时脉与资料回复装 置,其中该计数电路系为累计型计数电路。 6.如申请专利范围第1项所述之时脉与资料回复装 置,其中该计数运算包括向上计数。 7.如申请专利范围第1项所述之时脉与资料回复装 置,其中该计数运算包括向下计数。 8.一种时脉与资料回复装置之操作方法,包括: 接收一资料; 以一取样时脉对该资料作取样,并输出一取样过资 料; 对该取样过资料作一转态侦测,并输出一侦测讯号 ; 根据该侦测讯号作一计数运算,并于计数至一预设 値时,输出一计数讯号; 根据该计数讯号对该取样时脉之相位作调整,并输 出一回复时脉;以及 根据该回复时脉对该取样过资料作回复,以输出一 回复资料。 9.如申请专利范围第8项所述之时脉与资料回复装 置之操作方法,更包括比较该资料与该回复资料, 以输出一误码率。 10.如申请专利范围第8项所述之时脉与资料回复装 置之操作方法,其中该转态侦测系为侦测该取样过 资料领先或落后该取样时脉。 11.如申请专利范围第8项所述之时脉与资料回复装 置之操作方法,其中该计数运算包括向上计数。 12.如申请专利范围第8项所述之时脉与资料回复装 置之操作方法,其中该计数运算包括向下计数。 13.一种传输机,包括: 一传送端,用以输出一资料; 一传输通道,耦合至该传送端,用以传送该资料;以 及 一接收端,耦合至该传输通道,用以接收该资料,且 包括: 一多相位时脉产生电路,用以产生及输出一取样时 脉; 一过取样电路,电性耦接至该多相位时脉产生电路 ,接收该取样时脉与该资料,并以该取样时脉对该 资料作取样,以输出一取样过资料; 一转态侦测电路,电性耦接至该过取样电路,用以 对该取样过资料作一转态侦测,并输出一侦测讯号 ; 一计数电路,电性耦接至该转态侦测电路,接收及 根据该侦测讯号作一计数运算,并于计数至一预设 値时,输出一计数讯号; 一相位选择电路,电性耦接至该计数电路与该多相 位时脉产生电路,系接收该取样时脉与该计数讯号 ,并根据该计数讯号对该取样时脉之相位作调整, 用以输出一回复时脉;以及 一多工器,电性耦接至该过取样电路与该相位选择 电路,并接收该回复时脉与该取样过资料,用以根 据该回复时脉对该取样过资料作回复,以输出一回 复资料。 14.如申请专利范围第13项所述之传输机,更包括一 比较电路,并接收及比较该资料与该回复资料,用 以输出一误码率。 15.如申请专利范围第13项所述之传输机,其中该转 态侦测系为侦测该取样时脉领先或落后该取样过 资料。 16.如申请专利范围第13项所述之传输机,其中该计 数电路包括过滤该取样过资料中之杂讯。 17.如申请专利范围第13项所述之传输机,其中该计 数运算包括向上计数。 18.如申请专利范围第13项所述之传输机,其中该计 数运算包括向下计数。 图式简单说明: 图1A是绘示依照本发明一较佳实施例的一种时脉 与资料回复装置之电路方块图。 图1B是绘示依照本发明一较佳实施例的一种时脉 与资料回复装置之操作方法的步骤流程图。 图2A是绘示依照本发明一较佳实施例的一种八倍 过取样(8x Over Sampling)示意图。 图2B是绘示依照本发明一较佳实施例的另一种八 倍过取样(8x Over Sampling)示意图。 图2C是绘示依照本发明一较佳实施例的一种转态 侦测电路之电路图。 图2D是绘示依照本发明一较佳实施例的一种转态 侦测电路之真値表。 图3是绘示依照本发明一较佳实施例的一种取样相 位追踪锁定示意图。 图4是绘示依照本发明一较佳实施例的一种计数电 路示意图。 图5是绘示依照本发明一较佳实施例的一种有限状 态机示意图。 图6是绘示依照本发明一较佳实施例的一种误码率 模拟示意图。 图7是绘示依照本发明一较佳实施例的一种锁定时 间模拟示意图。 图8A系习知一种传输机高速链结序列架构图。 图8B系习知一种传输机之传送端的电路方块图。 图8C系习知一种传输机之接收端的电路方块图。 图9系习知一种时脉与资料回复装置之电路方块图 。 |
