| 摘要 |
一种位址解码器。该位址解码器包括复数个解码器电路。各个解码器电路包括第一级(first stage)，该第一级包括具有n-1个输入的第一逻辑电路，该等n-1个输入为传送至各个解码器电路之n个输入的子集(subset)。各个解码器电路复包括具有第二及第三逻辑电路的第二级。该第二与第三逻辑电路两者接收由该第一逻辑电路提供的输出。该第二逻辑电路亦接收该等n个位元之其中另一位元，同时该第三逻辑电路接收其补数(complement)。该第二与第三逻辑电路分别提供第二与第三输出。该位址解码器系配置以藉由断定(asserting)该等解码器电路之其中一者的第二或第三输出的其中一者来断定复数个位址选择输出的其中一者，同时解除断定(de-asserting)其他解码器电路之第二或第三输出两者。 |
