具有降低的时钟抖动的锁相环

摘要

本发明涉及锁相环(PLL)电路以及用于控制这种PLL电路的方法，其中以预定比率对输入参考信号和从输出振荡信号得到的反馈信号的频率进行分频，由此降低PLL电路的相位检测装置(1)处的频率。响应于对所述PLL电路的锁相状态的检测从而禁止所述分频步骤。因此，在达到锁相之后，从环路中去除为了降低比较频率而添加的额外参考分频器(6)，由此使得能够增加环路带宽并降低环路内的分频比。

主权项

1.一种用于与输入参考信号同步地产生振荡信号的锁相环电路，所述锁相环电路包括：a)相位检测装置(1)，用于检测从所述输入参考信号得到的第一信号和从所述振荡信号得到的第二信号之间的相位差，并且用于产生对应于所述相位差的控制信号；b)频率控制装置(4)，用于根据所述控制信号来控制所述振荡信号的频率；c)分频装置(6)，用于以预定比率对所述输入参考信号和从所述振荡信号得到的反馈信号进行分频，以便分别产生所述第一和第二信号；d)禁止装置，用于当所述锁相环电路已经达到锁相状态时，禁止所述分频装置(6)的操作；以及e)锁定检测装置(7)，用于检测所述锁相状态并将禁止控制信号提供到所述禁止装置。