| 主权项 |
1.一种非挥发性记忆体单元,包括: 一基底,该基底中具有一沟渠; 一导体层,配置于该沟渠中,并于该沟渠方向延伸; 一电荷储存层,配置于该导体层与该基底之间; 一第一掺杂区,配置于该沟渠下方的该沟渠中; 二第二掺杂区,分别配置于该沟渠两侧的该基底中 ;以及 一第一导线及一第二导线,平行配置于该基底上, 分别电性连接于该二第二掺杂区之一,且第一导线 与该第二导线系以与该导体层相交之方向延伸。 2.如申请专利范围第1项所述之非挥发性记忆体单 元,更包括多数个导电插塞,配置于该基底上,分别 用以连接该沟渠一侧的该第二掺杂区与该第一导 线,及该沟渠另一侧的该第二掺杂区与该第二导线 。 3.如申请专利范围第1项所述之非挥发性记忆体单 元,其中该导体层的材质例如是掺杂多晶矽。 4.如申请专利范围第1项所述之非挥发性记忆体单 元,其中该电荷储存层的材质包括氮化矽。 5.如申请专利范围第1项所述之非挥发性记忆体单 元,更包括一第一介电层,配置于该电荷储存层下 方。 6.如申请专利范围第5项所述之非挥发性记忆体单 元,其中第一介电层的材质包括氧化矽。 7.如申请专利范围第1项所述之非挥发性记忆体单 元,更包括一第二介电层,配置于该电荷储存层上 方。 8.如申请专利范围第7项所述之非挥发性记忆体单 元,其中第二介电层的材质包括氧化矽。 9.如申请专利范围第1项所述之非挥发性记忆体单 元,其中该些导电插塞之材质包括金属。 10.如申请专利范围第1项所述之非挥发性记忆体单 元,其中该些第一导线及该些第二导线的材质包括 金属钨。 11.一种非挥发性记忆体阵列,包括: 一基底,该基底中具有多数个沟渠,该些沟渠为平 行排列,并往列的方向延伸; 多数个记忆胞行,由多数个记忆体单元所组成,各 该记忆体单元包括; 一字元线,配置于该些沟渠之一中,并延伸于该沟 渠中,连接同一列的该些记忆体单元; 一电荷储存层,配置于该字元线与该沟渠之间; 一第一掺杂区,配置于所对应的该沟渠下方的该基 底中,且为同一列的该些记忆体单元所共用; 一第二掺杂区及一第三掺杂区,分别配置于该沟渠 两侧的该基底中; 一第一导线及一第二导线,平行配置于该基底上, 沿行的方向延伸,分别电性连接于该第二掺杂区及 该第三掺杂区; 一第三导线,配置于该基底上,用以连接该第一掺 杂区;以及 多数个隔离结构,配置于该基底中,用以隔离该些 记忆胞行,其中 同一行记忆单元所包含之该些第二掺杂区及该些 第三掺杂区系交错排列,且相邻之二个记忆体单元 系共用该第二掺杂区或该第三掺杂区之一。 12.如申请专利范围第11项所述之非挥发性记忆体 阵列,更包括多数个导电插塞,配置于该基底上,分 别用以连该些第二掺杂区与该些第一导线,该些第 三掺杂区与该些第二导线及该些第一掺杂区与该 些第三导线。 13.如申请专利范围第11项所述之非挥发性记忆体 阵列,其中该些隔离结构包括浅沟渠隔离结构。 14.如申请专利范围第11项所述之非挥发性记忆体 阵列,其中该些导体层的材质例如是掺杂多晶矽。 15.如申请专利范围第11项所述之非挥发性记忆体 阵列,其中该些电荷储存层的材质包括氮化矽。 16.如申请专利范围第11项所述之非挥发性记忆体 阵列,更包括多数个第一介电层,分别配置于该些 电荷储存层与该沟渠表面之间。 17.如申请专利范围第16项所述之非挥发性记忆体 阵列,其中该些第一介电层的材质包括氧化矽。 18.如申请专利范围第11项所述之非挥发性记忆体 阵列,更包括多数个第二介电层,分别配置于该些 电荷储存层与该字元线之间。 19.如申请专利范围第18项所述之非挥发性记忆体 阵列,其中该些第二介电层的材质包括氧化矽。 20.如申请专利范围第11项所述之非挥发性记忆体 阵列,其中该些导电插塞之材质包括多晶矽。 21.如申请专利范围第11项所述之非挥发性记忆体 阵列,其中该些第一导线及该些第二导线的材质包 括金属钨。 22.一种非挥发性记忆体的制造方法,包括: 提供一基底; 于该基底中形成多数个隔离结构,而该些隔离结构 为平行排列,并往一第一方向延伸; 于该基底中形成多数个沟渠,该些沟渠平行排列, 并在一第二方向上延伸,且该第二方向与该第一方 向相交; 于该些沟渠下方之该基底中形成多数个第一掺杂 区; 于该些沟渠两侧的该基底中形成多数个第二掺杂 区及多数个第三掺杂区,在该第一方向上该些第二 掺杂区与该些第三掺杂区系交错排列; 于该些沟渠内之该基底表面形成多数个电荷储存 层; 于该基底上形成填满该些沟渠的多数条字元线;以 及 于该基底上形成多数条第一导线及多数条第二导 线,分别电性连接于该些第二掺杂区与该些第三掺 杂区,而该些第一导线及该些第二导线为平行排列 ,并往该第一方向延伸。 23.如申请专利范围第22项所述之非挥发性记忆体 的制造方法,更包括于该基底上形成多数个导电插 塞,分别用以连接该些第二掺杂区与该些第一导线 ,及该些第三掺杂区与该些第二导线。 24.如申请专利范围第22项所述之非挥发性记忆体 的制造方法,其中形成该些第一掺杂区、该些第二 掺杂区及该些第三掺杂区的方法包括离子植入法 。 25.如申请专利范围第22项所述之非挥发性记忆体 的制造方法,其中该些电荷储存层的材质包括氮化 矽。 26.如申请专利范围第22项所述之非挥发性记忆体 的制造方法,更包括于各该电荷储存层下方与该基 底之间形成一第一介电层。 27.如申请专利范围第26项所述之非挥发性记忆体 的制造方法,其中该些第一介电层的材质包括氧化 矽。 28.如申请专利范围第22项所述之非挥发性记忆体 的制造方法,更包括于各该电荷储存层上方与该字 元线之间形成一第二介电层。 29.如申请专利范围第28项所述之非挥发性记忆体 的制造方法,其中该些第二介电层的材质包括氧化 矽。 30.如申请专利范围第22项所述之非挥发性记忆体 的制造方法,其中形成该些字元线的方法,包括: 于该基底上形成一导体材料层,并填满该些沟渠; 以及 移除形成于该些沟渠以外的该导体材料层。 31.如申请专利范围第22项所述之非挥发性记忆体 的制造方法,其中移除形成于该些沟渠以外的该导 体材料层的方法包括化学机械研磨法。 32.一种非挥发性记忆体的操作方法,适用于排列成 行/列的一记忆胞阵列,该记忆胞阵列由多数个记 忆体单元所组成,各该记忆体单元包括一字元线, 配置于一基底之一沟渠中,并延伸于该沟渠中,且 连接同一列的该些记忆体单元、一电荷储存层,配 置于该字元线与该基底之间、一第一掺杂区,配置 于所对应的该沟渠下方的该基底中,且为同一列的 该些记忆体单元所共用、一第二掺掺杂区及一第 三掺杂区,分别配置于该沟渠两侧的该基底中、及 一第一导线及一第二导线,配置于该基底上,沿行 的方向延伸,分别电性连接于该第二掺杂区及该第 三掺杂区,且相邻二个记忆体单元共用一个第二掺 杂区或该第三掺杂区,而每一记忆体单元包含位于 各该字元线两侧的一第一记忆胞与一第二记忆胞, 该非挥发性记忆体的操作方法包括: 进行程式化操作时,于选定之该第一记忆胞所对应 的该第一导线施加一第一电压,于选定之该第一记 忆胞的该第一掺杂区施加一第二电压,于选定之该 第一记忆胞的该字元线施加一第三电压,其中该第 一电压大于该第二电压,以程式化该第一记忆胞之 一上位元,该第三电压大于该记忆单元之临界电压 ;以及 于选定之该第一记忆胞所对应的该第一导线施加 该第二电压,于选定之该第一记忆胞的该第一掺杂 区施加该第一电压,于选定之该第一记忆胞的该字 元线施加该第三电压,以程式化该第一记忆胞之一 下位元。 33.如申请专利范围第32项所述之非挥发性记忆体 的操作方法,包括: 在进行程式化操作时,于选定之该第二记忆胞所对 应的该第二导线施加一第七电压,于选定之该第二 记忆胞的该第一掺杂区施加一第八电压,于选定之 该第二记忆胞的该字元线施加一第九电压,其中该 第七电压大于该第八电压,以程式化该第二记忆胞 之一上位元,该第九电压大于该记忆单元之临界电 压;以及 于选定之该第二记忆胞所对应的该第二导线施加 该第八电压,于选定之该第二记忆胞的该第一掺杂 区施加该第七电压,于选定之该第二记忆胞的该字 元线施加该第九电压,以程式化该第二记忆胞之一 下位元。 34.如申请专利范围第33项所述之非挥发性记忆体 的操作方法,包括: 在读取该第二记忆胞之该上位元时,于选定之该第 二记忆胞所对应的该第二导线施加一第十电压,于 选定之该第二记忆胞的该第一掺杂区施加一第十 一电压,于选定之该第二记忆胞的该字元线施加一 第十二电压,其中该第十电压小于该第十一电压, 该第十二电压大于该第二记忆胞未程式化前之临 界电压,小于该第二记忆胞程式化后之临界电压; 以及 在读取该第二记忆胞之该下位元时,于选定之该第 二记忆胞所对应的该第二导线施加该第十一电压, 于选定之该第二记忆胞的该第一掺杂区施加该第 十电压,于选定之该第二记忆胞的该字元线施加该 第十二电压。 35.如申请专利范围第32项所述之非挥发性记忆体 的操作方法,包括: 在读取该第一记忆胞之该上位元时,于选定之该第 一记忆胞所对应的该第一导线施加一第四电压,于 选定之该第一记忆胞的该第一掺杂区施加一第五 电压,于选定之该第一记忆胞的该字元线施加一第 六电压,其中该第四电压小于该第五电压,该第六 电压大于该第一记忆胞未程式化前之临界电压,小 于该第一记忆胞程式化后之临界电压;以及 在读取该第一记忆胞之该下位元时,于选定之该第 一记忆胞所对应的该第一导线施加该第五电压,于 选定之该第一记忆胞的该第一掺杂区施加该第四 电压,于选定之该第一记忆胞的该字元线施加该第 六电压。 36.如申请专利范围第32项所述之非挥发性记忆体 的操作方法,包括在进行抹除操作时,于该基底施 加一第十三电压,于选定之该记忆体单元的该字元 线施加一第十四电压,其中该第十三电压大于该第 十四电压,以利用F-N穿隧效应进行抹除。 图式简单说明: 图1A~图1D所绘示为依照本发明一实施例之非挥发 性记忆体的制造流程立体图。 图2所绘示为依照本发明一实施例之非挥发性记忆 体的立体图。 图3所绘示为依照本发明一实施例之非挥发性记忆 体的电路图。 图4~图7所绘示为本发明一实施例之程式化操作的 示意图。 图8~图11所绘示为本发明一实施例之读取操作的示 意图。 图12所绘示为本发明一实施例之抹除操作的示意 图。 |
