| 主权项 |
1.一种半导体装置,其包含: 第一层间绝缘层及第二层间绝缘层,该等层间绝缘 层顺序堆叠于具有单元阵列区域及周边电路区域 之半导体基板上; 第一接触柱塞,其穿过该单元阵列区域中之该第一 层间绝缘层之预定部分而形成,以接触该半导体基 板,且具有低于该第一层间绝缘层之上表面之上表 面; 杯状下部电极,其穿过该单元阵列区域中之该第二 层间绝缘层及该第一层间绝缘层之预定部分而形 成,以接触该第一接触柱塞; 介电层及上部电极,两者共形地且顺序覆盖该下部 电极之至少底部及内侧壁;以及 第二接触柱塞,其穿过该周边电路区域中之该第一 层间绝缘层而形成,以接触该半导体基板,且具有 处于与该第一层间绝缘层之该上表面相同高度的 上表面。 2.如申请专利范围第1项所述之半导体装置,其中该 介电层及该上部电极覆盖该第一层间绝缘层上之 该杯状下部电极之外侧壁。 3.如申请专利范围第1项所述之半导体装置,其进一 步包含插入该第一层间绝缘层与该第二层间绝缘 层之间之蚀刻终止层。 4.一种形成半导体装置之方法,其包含: 于具有单元阵列区域及周边电路区域之半导体基 板上形成第一层间绝缘层; 形成第一接触柱塞及第二接触柱塞以穿过该第一 层间绝缘层而电性接触该半导体基板,且分别定位 于该单元阵列区域及周边电路区域中; 于该第一层间绝缘层上形成绝缘层; 蚀刻该单元阵列区域上之该绝缘层以形成曝露该 第一层间绝缘层及该第一接触柱塞之临时储存节 点孔; 同时蚀刻由该单元阵列区域中之该临时储存节点 孔所曝露之部分该第一接触柱塞及该第一层间绝 缘层,且形成储存节点孔; 于具有该储存节点孔之该半导体基板之表面上共 形地形成下部电极层; 执行相关该下部电极之平坦化制程以移除该绝缘 层上之该下部电极层,且同时于该储存节点孔中形 成杯状下部电极;以及 形成介电层及上部电极以共形地且顺序覆盖该杯 状下部电极之至少底部及内侧壁。 5.如申请专利范围第4项所述之形成半导体装置之 方法,其中使用蚀刻配方实现同时蚀刻部分之该第 一接触柱塞及该第一层间绝缘层,该蚀刻配方中该 第一层间绝缘层之蚀刻速率实质上与该第一接触 柱塞之蚀刻速率相同。 6.如申请专利范围第5项所述之形成半导体装置之 方法,其中该第一接触柱塞及该第二接触柱塞由钨 形成,且该第一层间绝缘层由二氧化矽层形成。 7.如申请专利范围第6项所述之形成半导体装置之 方法,其中该蚀刻配方将氟化甲烷(CHF3)气体及四氟 化碳(CF4)气体作为蚀刻气体使用。 8.如申请专利范围第4项所述之形成半导体装置之 方法,其中延伸该介电层及该上部电极以部分地覆 盖该绝缘层之顶部。 9.如申请专利范围第4项所述之形成半导体装置之 方法,其进一步包含移除该绝缘层,且 其中延伸该介电层及该上部电极以部分地覆盖该 下部电极之该外侧壁及该第一层间绝缘层之上部 部分。 10.如申请专利范围第4项所述之形成半导体装置之 方法,其进一步包含于该第一接触柱塞及该第二接 触柱塞形成之后形成蚀刻终止层,且 其中当蚀刻该绝缘层以形成该临时储存节点孔时, 蚀刻该蚀刻终止层。 11.一种DRAM装置,其包含: 半导体基板,其具有单元阵列区域及周边电路区域 ; 装置隔离层,其形成于该半导体基板中以界定主动 区域; 该主动区域上之多个闸极图案; 定位于该闸极图案侧边之该主动区域上之杂质掺 杂区域; 覆盖该半导体基板之第一层间绝缘层; 第一接触柱塞,其穿过该单元阵列区域中之该第一 层间绝缘层而形成,以接触该闸极图案之侧边之该 杂质掺杂区域,且具有低于该第一层间绝缘层之上 表面之上表面; 第二接触柱塞,其穿过该周边电路区域中之该第一 层间绝缘层而形成,以接触该半导体基板,且具有 处于与该第一层间绝缘层之该上表面相同高度之 上表面; 第二层间绝缘层,其定位于该第一层间绝缘层之上 ; 杯状下部电极,其穿过部分该第二层间绝缘层及该 第一层间绝缘层而形成,以接触该第一接触柱塞且 与该闸极图案分隔;以及 介电层及上部电极,两者共形地且顺序覆盖该下部 电极之底部及内侧壁。 12.如申请专利范围第11项所述之DRAM装置,其进一步 包含: 下部层间绝缘层,其插入该第一层间绝缘层与该半 导体基板之间; 第三接触柱塞,其穿过该单元阵列区域中之两邻近 闸极图案之间之该下部层间绝缘层而形成,以接触 该半导体基板;以及 位元线,其定位于该下部层间绝缘层上,以接触该 第三接触柱塞, 其中该下部电极定位于高于该位元线之高度处且 与该位元线分隔。 13.如申请专利范围第11项所述之DRAM装置,其进一步 包含: 第三接触柱塞,其穿过该单元阵列区域中之两邻近 闸极图案之间之该第一层间绝缘层而形成,以接触 该半导体基板, 该第二层间绝缘层上之第三层间绝缘层; 第四接触柱塞,其穿过该第三层间绝缘层及该第二 层间绝缘层而形成,以接触该第三接触柱塞;以及 位元线,其定位于该第三层间绝缘层上,以接触该 第四接触柱塞。 14.一种形成DRAM装置之方法,其包含: 制备具有单元阵列区域及周边电路区域之半导体 基板; 于该半导体基板中形成装置隔离层以界定主动区 域; 于该主动区域上形成多个闸极图案; 于该闸极图案及该半导体基板上形成第一层间绝 缘层; 形成第一接触柱塞以穿过于该单元阵列区域中之 该闸极图案之侧边之该第一层间绝缘层,以接触该 主动区域,且形成第二接触柱塞以穿过该周边电路 区域中之该第一层间绝缘层而接触该主动区域; 于该第一层间绝缘层上形成绝缘层; 蚀刻该单元阵列区域中之该绝缘层,以形成曝露该 第一接触柱塞及该第一接触柱塞周围之该第一层 间绝缘层之临时储存节点孔; 同时蚀刻由该临时储存节点孔曝露之该第一接触 柱塞及该第一层间绝缘层之上部部分以形成储存 节点孔; 于具有该储存节点孔之该半导体基板之表面上共 形地形成下部电极层; 执行相关该下部电极层之平坦化制程,以移除该绝 缘层上之该下部电极层,且同时形成该储存节点孔 中之杯状下部电极;以及 形成介电层及上部电极,以共形地且顺序覆盖该杯 状下部电极之至少底部及内侧壁。 15.如申请专利范围第14项所述之形成DRAM装置之方 法,其中使用蚀刻配方实现同时蚀刻该第一层间绝 缘层及该第一接触柱塞之上部部分,该蚀刻配方中 该第一层间绝缘层之蚀刻速率与该第一接触柱塞 之蚀刻速率实质上相同。 16.如申请专利范围第15项所述之形成DRAM装置之方 法,其中该第一接触柱塞及该第二接触柱塞由钨形 成,且该第一层间绝缘层由二氧化矽层形成。 17.如申请专利范围第16项所述之形成DRAM装置之方 法,其中该蚀刻配方将氟化甲烷(CHF3)气体及四氟化 碳(CF4)气体作为蚀刻气体使用。 18.如申请专利范围第14项所述之形成DRAM装置之方 法,其进一步包含在该第一接触柱塞及该第二接触 柱塞形成之后形成蚀刻终止层, 其中当蚀刻该绝缘层以形成该临时储存节点孔时, 蚀刻该蚀刻终止层。 19.如申请专利范围第14项所述之形成DRAM装置之方 法,其中延伸该介电层及该上部电极,以部分地覆 盖该绝缘层之上表面。 20.如申请专利范围第14项所述之形成DRAM装置之方 法,进一步移除绝缘层,且 其中延伸该介电层及该上部电极,以部分地覆盖该 下部电极之该外侧壁及该第一层间绝缘层之该上 部部分。 21.如申请专利范围第19项所述之形成DRAM装置之方 法,其进一步包含在形成该第一层间绝缘层之前, 形成下部层间绝缘层; 形成穿过在该单元阵列区域中之两邻近闸极图案 之间的该下部层间绝缘层之第三接触柱塞,以接触 该半导体基板;以及 于该下部层间绝缘层上形成接触该第三接触柱塞 之位元线, 其中该下部电极定位于该位元线之上,但与该位元 线分隔。 22.如申请专利范围第19项所述之形成DRAM装置之方 法,其中形成该绝缘层之前,形成穿过在该单元阵 列区域中之两邻近闸极图案之间的该第一层间绝 缘层之第三接触柱塞;以及 形成该上部电极,随后: 于该绝缘层上形成第三层间绝缘层; 形成第四接触柱塞以穿过该第三层间绝缘层及该 第二层间绝缘层而接触该第三接触柱塞;以及 于该第三层间绝缘层上形成接触该第四接触柱塞 之位元线。 图式简单说明: 图1为具有一电容器之习知DRAM装置之横截面图。 图2为根据本发明之一具体实施例之具有一电容器 的DRAM装置之横截面图。 图3至6为顺序说明一种用于形成图2之该DRAM装置之 方法的横截面图。 图7为根据本发明之另一具体实施例之具有一电容 器的DRAM装置之横截面图。 图8及9为顺序说明一种用于形成图7之该DRAM装置之 方法的横截面图。 图10为根据本发明之另一具体实施例之具有一电 容器之DRAM装置的横截面图。 图11及12为顺序说明一种用于形成图10之该DRAM装置 之方法的横截面图。 图13为根据本发明之另一具体实施例之具有一电 容器之DRAM装置的横截面图。 图14为说明一种用于形成图13之DRAM装置之方法的 横截面图。 |
