| 主权项 |
1.一种三维记忆体之层间连线结构之制法,系包括 下列步骤: 提供一基材,该基材包括一记忆阵列区及二周边连 线区,二周边连线区分为位于该记忆阵列区之第一 方向延伸之第一周边连线区及位于该记忆阵列区 之第二方向延伸之第二周边连线区; 于第一高度在该基材之记忆阵列区上形成下电极 导线; 于第一高度在该基材之第一及第二周边连线区上 形成短导线图形; 于第二高度在该记忆阵列区形成复数个记忆单元; 于第二高度在记忆阵列区之导线末端及二周边连 线区上形成插栓; 于第三高度在记忆阵列区上形成上导线图形; 于第三高度在第一及第二周边连线区上形成短导 线图形;以及 于第四高度在二周边连线区上形成插栓。 2.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,令第一高度至第四高度为一堆 叠态。 3.如申请专利范围第2项之三维记忆体之层间连线 结构之制法,复包括重复第一高度至第四高度之步 骤。 4.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,第一方向与第二方向垂直。 5.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,于第一高度在该基材之记忆阵 列区上形成之下电极导线系沿第一方向平行排列 。 6.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,于第一高度在该基材之第一周 边连线区形成之短导线图形系形成于第一高度之 记忆阵列区之各导线图形末端沿第一方向延伸之 位置,并令第一高度之记忆阵列区之任一导线之沿 第一方向延伸处所形成之短导线图形为一短导线 组群。 7.如申请专利范围第6项之三维记忆体之层间连线 结构之制法,其中,该短导线组群包含与欲堆叠之 记忆阵列之层数相同之短导线。 8.如申请专利范围第7项之三维记忆体之层间连线 结构之制法,其中,各该短导线组群彼此系平行排 列。 9.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,于第一高度在该基材之第二周 边连线区上形成之短导线图形系形成于垂直于第 一高度之记忆阵列区之导线图形且沿第二方向延 伸之位置,并令任一垂直于第一高度之记忆阵列区 之导线之沿第二方向延伸处所形成之短导线图形 为一短导线组群。 10.如申请专利范围第9项之三维记忆体之层间连线 结构之制法,其中,该短导线组群包含与欲堆叠记 忆阵列之层数相同之短导线。 11.如申请专利范围第10项之三维记忆体之层间连 线结构之制法,其中,各该短导线组群彼此系平行 排列。 12.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,该插栓选择性跨接位于该插栓 下方之下导线及位于该插栓上方之上导线。 13.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,于第二高度在记忆阵列区形成 之复数个记忆单元系以二维阵列方式排列。 14.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,于第三高度在记忆阵列区形成 之上导线图形系沿第二方向平行排列。 15.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,第三高度之第一周边连线区之 短导线图形系形成于第一高度之第一周边连线区 所形成之短导线图形投影于第三高度处且沿记忆 阵列区平移一适当距离之处,并令该第三高度之第 一周边连线区之沿第一方向延伸处所形成之短导 线图形为一短导线组群。 16.如申请专利范围第15项之三维记忆体之层间连 线结构之制法,其中,该短导线组群包含与欲堆叠 记忆阵列之层数相同之短导线。 17.如申请专利范围第1项之三维记忆体之层间连线 结构之制法,其中,第三高度之第二周边连线区之 短导线图形系形成于第三高度之记忆阵列区所形 成之各导线图形末端沿第二方向延伸之处,并令该 第三高度之记忆阵列区之任一导线之沿第二方向 延伸处所形成之短导线图形为一短导线组群。 18.如申请专利范围第17项之三维记忆体之层间连 线结构之制法,其中,该短导线组群包含比欲堆叠 之记忆阵列之层数少一个之短导线。 19.一种三维记忆体之层间连线结构,系包括: 一基材,具有一记忆阵列区及二周边连线区,而该 二周边连线区分为位于该记忆阵列区之第一方向 延伸之第一周边连线区及位于该记忆阵列区之第 二方向延伸之第二周边连线区; 复数个下导线,形成于该基材之记忆阵列区之第一 高度; 复数个短导线,形成于第一高度之二周边连线区; 复数个记忆单元,形成于该基材之记忆阵列区之第 二高度; 复数个插栓,形成于第二高度之记忆阵列区之导线 末端及二周边连线区; 复数个上导线,形成于第三高度之记忆单元阵列区 ;以及 复数个插栓,形成于第四高度之二周边连线区。 20.如申请专利范围第19项之三维记忆体之层间连 线结构,其中,定义第一高度至第四高度之结构为 一堆叠态。 21.如申请专利范围第20项之三维记忆体之层间连 线结构,复包括以该堆叠态重复往上堆叠之结构。 22.如申请专利范围第19项之三维记忆体之层间连 线结构,其中,第一方向与第二方向垂直。 23.如申请专利范围第19项之三维记忆体之层间连 线结构,其中,该下导线系沿第一方向平行排列。 24.如申请专利范围第19项之三维记忆体之层间连 线结构,其中,位于第二高度之复数个记忆单元系 以二维阵列排列。 25.如申请专利范围第19项之三维记忆体之层间连 线结构,其中,该上电极导线系沿第二方向平行排 列。 26.如申请专利范围第19项之三维记忆体之层间连 线结构,其中,该下导线图形和该上导线图形投影 至第二高度之相交处系于第二高度形成之记忆单 元之形成位置。 27.如申请专利范围第19项之三维记忆体之层间连 线结构,复包括形成于该基材之二周边连线区上之 选择电晶体、层间介电层及接触窗。 28.如申请专利范围第27项之三维记忆体之层间连 线结构,其中,该选择电晶体经由周边连线区之导 线及插栓之跨接而连接至记忆阵列区之堆叠层之 上或下电极,并令该连接为选择路径。 29.如申请专利范围第28项之三维记忆体之层间连 线结构,其中,该选择路径不得与其他选择路径交 错。 30.如申请专利范围第29项之三维记忆体之层间连 线结构,其中,第一方向之选择路径与第二方向之 选择路径经由各自的选择电晶体而对位于记忆阵 列区之记忆单元定址(address)。 图式简单说明: 第1图为习知三维记忆体连线之示意图; 第2A图为本发明之第一周边连线区及记忆阵列区 之第一方向之第一高度之示意图; 第2B图为本发明之第二周边连线区及记忆阵列区 之第二方向之第一高度之示意图; 第3图为本发明之第一高度之俯视图; 第4A图为本发明之第一周边连线区及记忆阵列区 之第一方向之第二高度之示意图; 第4B图为本发明之第二周边连线区及记忆阵列区 之第二方向之第二高度之示意图; 第5A图为本发明之第一周边连线区及记忆阵列区 之第一方向之第三高度之示意图; 第5B图为本发明之第二周边连线区及记忆阵列区 之第二方向之第三高度之示意图; 第6图为本发明之第三高度之俯视图; 第7A图为本发明之第一周边连线区及记忆阵列区 之第一方向之第四高度之示意图; 第7B图为本发明之第二周边连线区及记忆阵列区 之第二方向之第四高度之示意图; 第8A图为本发明之三维记忆体结构之第一周边连 线区及记忆阵列区之第一方向之示意图;以及 第8B图为本发明之三维记忆体结构之第二周边连 线区及记忆阵列区之第二方向之示意图。 |
