| 主权项 |
1.一种半导体基板,包含: 提供用以界定许多电晶体之活性区,该活性区包含 第一图案;及 包含第二图案之非活性区,第二图案大致上和第一 图案相同。 2.如申请专利范围第1项之基板,其中第二图案系叠 对游标图案,而非活性区系划割区。 3.如申请专利范围第1项之基板,其中第二图案具有 不同于第一图案之层次。 4.如申请专利范围第1项之基板,其中非活性区系在 划割区,而且第一和第二图案具有不同的层次。 5.一种半导体元件之制造方法,该方法包含: 在基板的活性区之中,形成下活性图案; 在基板的非活性区之中,形成下叠对游标图案,下 活性图案具有大致上和在基板的非活性区中之下 叠对游标图案相同的布局; 在基板的活性区之中,形成上活性图案; 在非活性区之中,形成上叠对游标图案,上活性图 案具有大致上和上叠对游标图案相同的图案,上叠 对游标图案与下叠对游标图案重叠。 6.如申请专利范围第5项之方法,其中还进一步包含 界定上叠对游标图案与下叠对游标图案之间的第 一重叠资讯,用以决定上活性图案和下活性图案是 否适当对准的参考。 7.如申请专利范围第6项之方法,其中决定上活性图 案和下活性图案之间是否对准,系适当包含: 决定上叠对游标图案与下叠对游标图案之间的第 二重叠资讯; 比较第一和第二重叠资讯;及 根据得自比较步骤的结果,调整上叠对游标图案与 下叠对游标图案之间的对准。 8.如申请专利范围第7项之方法,其中上叠对游标图 案与下叠对游标图案之间的第二重叠资讯,系藉由 扫瞄式电子显微镜影像决定。 9.如申请专利范围第7项之方法,其中比较步骤系对 彼此垂直之第一和第二方向执行。 10.如申请专利范围第5项之方法,其中非活性区包 含划割线。 11.如申请专利范围第5项之方法,其中下叠对游标 图案被建构为具有不同于下活性图案之层次。 12.一种半导体元件之制造方法,该方法包含: 在晶圆的活性单胞区之中,形成下图案; 在活性单胞区之中,形成上图案,使得上图案直接 和下图案重叠,以对准两个图案; 根据上图案和下图案得到重叠资讯; 将上图案和下图案之间的重叠资讯,与上和下图案 之间的理想重叠度作比较,以量测重叠资讯和理想 重叠度之间的误差边限;及 根据得自比较步骤的误差,调整上图案与下图案之 间的重叠,以对准上和下图案。 13.如申请专利范围第12项之方法,其中上图案和下 图案之间的重叠资讯,系藉由扫瞄式电子显微镜影 像决定。 14.如申请专利范围第12项之方法,其中比较步骤系 对彼此垂直之第一和第二方向执行。 图式简单说明: 第1图和第2图为根据本发明实施例之叠对游标的 上视图; 第3图为根据本发明实施例,使用叠对游标制造半 导体元件之方法的流程图;及 第4图为根据本发明另一实施例,使用叠对游标制 造半导体元件之方法的流程图。 |
