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1.一种互斥或电路(XOR),其包括: 一互斥或直接存取单元(XOR DMA unit),用于自一直接 存取滙流排上存取一资料; 复数个格瓦域资料回复电路(Galois field data recovery circuit),用于将该资料利用格瓦域算法(Galois field arithmetic)产生一同位元(parity)及一已回复资料,以 计算出一已毁损的资料的该已回复资料,并输出一 格瓦输出资料; 一第一互斥或元件,用以接收该复数个格瓦域资料 回复电路的该格瓦输出资料输入至该第一互斥或 元件,具有一第一互斥或输出端及复数个第一互斥 或输入端,以产生出一互斥或输出资料并传送至该 互斥或直接存取单元;以及 一互斥或暂存器组,根据来自一命令滙流排的一控 制信号以控制该互斥或直接存取单元。 2.如申请专利范围第1项所述的互斥或电路,其中, 该格瓦域资料回复电路包括复数组格瓦域资料回 复单元,该一组格瓦域资料回复单元包括: 一格瓦域引擎电路(Galois field engine),该格瓦域引擎 电路执行格瓦域乘法与与格瓦域除法,具有一引擎 输入端及一引擎输出端,该引擎输入端电连接至该 互斥或直接存取单元; 一第二互斥或元件,其具有一第一元件输入端、一 第二元件输入端及一第二互斥或输出端,该第一元 件输入端电连接至该引擎输出端; 一多工器,其具有第一多二器输入端、第二多工器 输入端及多工器输出端,该第一多工器输入端电连 接至该引擎输出端且,该第二多工器输入端电连接 至该第二互斥或输出端; 一互斥或缓冲器,具有一缓冲器输入端及一缓冲器 输出端,该缓冲器输入端电连接至该多工器输出端 ,该缓冲器输出端电连接至该第二元件输入端及第 一互斥或元件之输入端,该互斥或缓冲器用于储存 一同位元或已回复资料,该格瓦域资料回复电路用 于计算出复数同位元(multiple parity calculation)。 3.如申请专利范围第2项所述的互斥或电路,其中, 该互斥或缓冲器是SRAM。 4.如申请专利范围第2项所述的互斥或电路,其中, 该互斥或缓冲器是DRAM。 5.一种能回复复数故障的硬碟阵列装置(RAID device), 其包括: 一主机控制器,具有一用于接收主机指令的指令暂 存器; 一个以上硬碟控制器(disk controller),具有一时序控 制暂存器及一IDE埠暂存器; 一如申请专利范围第1项所述之互斥或电路,用于 执行互斥运算; 一直接记忆体存取控制器(DMA controller),用于裁决 一内部滙流排以供直接存取;以及 一区域记忆体,用于储存来自该内部滙流排之资料 。 6.如申请专利范围第4项之能回复复数故障的硬碟 阵列装置,其中该直接记忆体存取控制器具有一DMA 位址暂存器、计数暂存器及复数个控制暂存器。 7.一种能回复复数故障的硬碟阵列装置(RAID device) 上存取资料的方法,其包括下列步骤: (4)一电脑主机装置向一硬碟阵列控制器(RAID controller)发出一存取要求; (5)若该存取要求是写入的话,则 (2a)自该电脑主机装置复制一新资料至一区域记忆 体内; (2b)将该新资料写入至一硬碟装置内; (2c)自一内部滙流排上取得在该内部滙流排上的该 新资料; (2d)该互斥电路产生一新的同位元(parity)且储存在 一互斥或缓冲器中; (2e)将该新的同位元储存在该区域记忆体内; (2f)将该新的同位元写入复数个硬碟装置内;以及 (6)若该存取要求是读取的话,则 (3a)将旧的资料及旧的同位元自硬碟装置复制至该 区域记忆体内; (3b)自该内部滙流排上取得在该内部滙流排上的该 新资料; (3c)回复受损的资料且储存已回复的资料于该互斥 或缓冲器中; (3d)将该已回复的资料储存在该区域记忆体内; (3e)自该区域记忆体取回该旧的资料及该已回复的 资料。 8.如申请专利范围第7项所述之方法,其中,在步骤(2 c)中是用如申请专利范围第1项的一互斥或电路自 一内部滙流排上取得在该内部滙流排上的该新资 料。 9.如申请专利范围第7项所述之方法,其中,在步骤(2 d)中是用如申请专利范围第1项的一互斥或电路产 生一新的同位元(parity)且储存在一互斥或缓冲器 中。 10.如申请专利范围第7项所述之方法,其中,在步骤( 3b)中是用如申请专利范围第1项的一互斥或电路自 一内部滙流排上取得在该内部滙流排上的该新资 料。 11.如申请专利范围第7项所述之方法,其中,在步骤( 3c)中是用如申请专利范围第1项的一互斥或电路回 复受损的资料且储存已回复的资料于一互斥或缓 冲器中。 12.如申请专利范围第7项所述之方法,其中,该电脑 主机装置是一个人电脑。 13.如申请专利范围第7项所述之方法,其中,该电脑 主机装置是一伺服器。 14.如申请专利范围第7项所述之方法,其中,该区域 记忆体是SRAM。 15.如申请专利范围第7项所述之方法,其中,该区域 记忆体是DRAM。 16.如申请专利范围第7项所述之方法,其中,该硬碟 装置是透过IDE channel的ATA-133硬碟(hard-drive)。 17.如申请专利范围第7项所述之方法,其中,该内部 滙流排具有命令滙流排(CMD bus)及直接记忆体存取 滙流排(DMA bus)。 18.如申请专利范围第7项所述之方法,其中,在步骤( 3e)中该电脑主机装置自该区域记忆体取回该旧的 资料及该已回复的资料。 图式简单说明: 第一图(a)中显示一传统的RAID资料储存装置的电路 图。 第一图(b)是传统的RAID资料储存装置的操作流程图 。 第二图(a)是传统的RAID资料储存装置的写入操作的 资料流动图。 第二图(b)是传统的RAID资料储存装置的读取操作的 资料流动图。 第二图(c)是传统的RAID控制器操作方法之流程图。 第三图(a)是普通模式下本发明的RAID资料储存装置 的写入操作的资料流动图。 第三图(b)是普通模式下本发明的RAID资料储存装置 的读取操作的资料流动图。 第三图(c)是普通模式下本发明的RAID控制器操作方 法之流程图。 第四图(a)是最佳化下模式下本发明的RAID资料储存 装置的写入操作的资料流动图。 第四图(b)是最佳化模式下本发明的RAID资料储存装 置的读取操作的资料流动图。 第四图(c)是最佳化模式下本发明的RAID控制器操作 方法之流程图。 第五图是本发明的RAID资料储存装置的一具体实例 的电路图。 第六图是本发明的RAID ASIC晶片的使用状态图。 第七图是第六图的部份详细方块图。 第八图是本发明1KB互斥或运算下的时序图。 第九图本发明运转中三同位元电路的电路方块图 。 第十图是本发明三同位元运算下的时序图。 |
