| 主权项 |
1.一种锁相回路系统,包含: 一锁相回路构件,根据参考时脉信号以及回馈时脉 信号而输出一第一信号; 一时脉散布网路,根据输出自该锁相回路构件之第 一信号而散布一时脉信号;以及 一延迟锁住回路构件,作为去扭斜一信号以及调整 由时脉散布网路所散布之时脉信号。 2.如申请专利范围第1项之系统,其中该延迟锁住回 路构件包含一相位侦测器以及一可变延迟电路,该 相位侦测器输出一调整信号至该可变延迟电路。 3.如申请专利范围第2项之系统,其中该可变延迟电 路将由时脉散布网路所散布之时脉信号与回馈时 脉信号对齐。 4.如申请专利范围第2项之系统,其中该可变延迟电 路系为在锁相回路构件之回馈路径上,且该相位侦 测器比较由该可变延迟电路输出之信号以及由时 脉散布网路所散布之时脉信号以决定该调整信号 。 5.如申请专利范围第2项之系统,其中该可变延迟电 路系为在锁相回路构件之回馈路径之外侧。 6.如申请专利范围第5项之系统,其中该可变延迟电 路接收来自于锁相回路构件所输出之第一信号并 输出一第二信号,该可变延迟电路根据输出自相位 侦测器之调整信号而调整第二信号。 7.如申请专利范围第2项之系统,其中该锁相回路构 件系位在延迟锁住回路构件之内侧。 8.如申请专利范围第2项之系统,其中该可变延迟电 路接收第二信号并输出该参考时脉信号至锁相回 路构件,该可变延迟电路根据输出自相位侦测器之 调整信号而调整该参考时脉信号。 9.如申请专利范围第8项之系统,其中该调整信号系 根据由时脉散布网路所散布之时脉信号以及第二 信号而得。 10.如申请专利范围第2项之系统,其中该调整信号 系根据由时脉散布网路所散布之时脉信号以及第 二信号而得。 11.如申请专利范围第1项之系统,进一步包含一除 法器电路以锁住该锁相回路构件。 12.如申请专利范围第2项之系统,其中该延迟锁住 回路构件将该信号去扭斜上至该时脉信号之单一 时间段的最大。 13.一种锁相回路系统,包含: 锁相回路构件,输出一第一时脉信号; 时脉网路,根据输出自锁相回路构件所输出之第一 时脉信号而提供第二时脉信号;以及 延迟锁住回路构件,作为调整第二时脉信号之时序 。 14.如申请专利范围第13项之系统,其中该延迟锁住 回路构件包含一相位侦测器以及一可变延迟电路, 该相位侦测器输出一调整信号至该可变延迟电路 。 15.如申请专利范围第14项之系统,其中该可变延迟 电路将第二时脉信号与锁相回路构件之回馈时脉 信号对齐。 16.如申请专利范围第14项之系统,其中该可变延迟 电路系为在锁相回路构件之回馈路径上,且该相位 侦测器比较由该可变延迟电路输出之信号以及第 二时脉信号。 17.如申请专利范围第14项之系统,其中该可变延迟 电路系为在锁相回路构件之回馈路径之外侧。 18.如申请专利范围第17项之系统,其中该可变延迟 电路接收来自于锁相回路构件所输出之第一信号 并输出一第三信号,该可变延迟电路根据输出自相 位侦测器之调整信号而调整该第三信号。 19.如申请专利范围第14项之系统,其中该锁相回路 构件系位在延迟锁住回路构件之内侧。 20.如申请专利范围第14项之系统,其中该可变延迟 电路接收第三信号并输出该参考时脉信号至锁相 回路构件,该可变延迟电路根据输出自相位侦测器 之调整信号而调整该参考时脉信号。 21.如申请专利范围第20项之系统,其中该调整信号 系根据第二时脉信号而得。 22.如申请专利范围第14项之系统,其中该调整信号 系根据第二时脉信号以及锁相回路系统之回馈时 脉信号而得。 23.如申请专利范围第14项之系统,进一步包含一除 法器电路以锁住该锁相回路构件。 24.如申请专利范围第13项之系统,其中该延迟锁住 回路构件将该信号去扭斜上至该时脉信号之单一 时间段的最大。 25.一种锁相回路方法,包含: 提供来自于锁相回路构件之第一时脉信号; 根据第一时脉信号而提供第二时脉信号; 决定第二时脉信号以及参考信号之差; 提供表示该所决定差之调整信号;以及 根据该调整信号而调整第二时脉信号。 26.如申请专利范围第25之方法,其中该调整信号系 根据第二时脉信号以及锁相回路构件之回馈时脉 信号而得。 27.如申请专利范围第25项之方法,其中该调整信号 系根据第二时脉信号以及锁相回路构件之参考时 脉信号而得。 28.如申请专利范围第25项之方法,其中第二时脉信 号之调整包含将输出自锁相回路构件之第一时脉 信号予以去扭斜。 29.如申请专利范围第25项之方法,其中第二时脉信 号之调整包含将输入至锁相回路构件之参考时脉 信号予以去扭斜。 图式简单说明: 图1系为本发明之时脉系统例之电路图; 图2A系本发明之时脉系统例之电路图; 图2B系图2A电路图之时序图; 图3系在当回馈延迟增加时锁相回路电路之阻泥因 数衰减之图; 图4A系为本发明实施例之时脉系统例之电路图; 图4B系图4A电路图之时序图; 图5A系本发明实施例之时脉系统例之电路图; 图5B系图5A电路图之时序图; 图6系为本发明实施例之时脉系统例之电路图; 图7A系本发明实施例之时脉系统例之电路图; 图7B系图7A电路图之时序图;以及 图8系本发明实施例之系统例之方块图。 |
