| 主权项 |
1.一种多晶片堆叠结构,其系包含: 一晶片承载件; 复数半导体晶片,系以阶梯状方式依序堆叠于该晶 片承载件上;以及 至少一被动元件,系接置于该晶片承载件上对应于 该阶梯状堆叠之半导体晶片中外悬出半导体晶片 之下方。 2.如申请专利范围第1项之多晶片堆叠结构,其中, 该晶片承载件为一基板结构。 3.如申请专利范围第1项之多晶片堆叠结构,其中, 该半导体晶片为快闪记忆体晶片。 4.如申请专利范围第1项之多晶片堆叠结构,其中, 该半导体晶片单边设有复数焊垫,且在依序堆叠该 半导体晶片时,得以外露出各该半导体晶片之焊垫 ,藉以形成具单边晶片外悬之阶梯状晶片堆叠结构 。 5.如申请专利范围第4项之多晶片堆叠结构,其中, 该半导体晶片之堆叠结构中,上、下层半导体晶片 之焊垫系位于同一侧,且上层半导体晶片系偏移下 层半导体晶片预定之距离,以避免遮蔽下层半导体 晶片之焊垫直向上区域,以供该些半导体晶片得以 藉由焊线而电性连接至该晶片承载件。 6.如申请专利范围第1项之多晶片堆叠结构,其中, 该半导体晶片系藉由复数条焊线而电性连接至该 晶片承载件。 7.如申请专利范围第6项之多晶片堆叠结构,其中, 该焊线之布设方向系与供封装该多晶片堆叠结构 时所注入封装树脂之注模口呈平行状态。 8.如申请专利范围第7项之多晶片堆叠结构,其中, 该焊线端系对应设于远离该注模口之一侧。 9.如申请专利范围第7项之多晶片堆叠结构,其中, 该阶梯状堆叠晶片之外悬晶片部分系对应朝向该 注模口之一侧。 10.如申请专利范围第7项之多晶片堆叠结构,其中, 该焊线端系对应设于朝向该注模口之一侧。 11.如申请专利范围第7项之多晶片堆叠结构,其中, 该阶梯状堆叠晶片之外悬晶片部分系对应远离该 注模口之一侧。 图式简单说明: 第1图系为美国专利第6,900,528号所揭示之多晶片堆 叠结构之剖面示意图; 第2A图系为习知多晶片堆叠结构于封装模压制程 时发生上层晶片剥离问题之剖面示意图; 第2B图系为习知多晶片堆叠结构于封装模压制程 时发生气洞问题之剖面示意图; 第3图系为美国专利第6,040,622号所揭示之半导体装 置平面示意图; 第4A及4B图系为本发明之多晶片堆叠结构第一实施 之剖面及平面示意图;以及 第5图系为本发明之多晶片堆叠结构第二实施之剖 面示意图; |
