| 主权项 |
1.一种用于形成处理器式系统之方法,包含以下步 骤: 形成一处理器式系统,该系统包括一处理器和一非 依电性记忆体,该记忆体不使用一介于该非依电性 记忆体和该处理器之间的缓冲记忆体,而可被该处 理器直接存取。 2.如申请专利范围第1项所述之方法,其中,形成一 处理器式系统是包括形成一手机。 3.如申请专利范围第1项所述之方法,包括在一相变 记忆体形式下,形成一具有一非依电性记忆体的处 理器式系统。 4.如申请专利范围第3项所述之方法,包括形成具有 一相变记忆体的该系统,且该相变记忆体具有一比 得上一快闪记忆体的写入存取时间。 5.如申请专利范围第1项所述之方法,包括形成具有 一非依电性记忆体的该系统,且该非依电性记忆体 不需要利用一动态随机存取记忆体或一静态随机 存取记忆体而被存取。 6.如申请专利范围第1项所述之方法,包括形成具有 一非依电性记忆体的该处理器式系统,且该非依电 性记忆体是位元组可写入的。 7.如申请专利范围第1项所述之方法,包括形成具有 一非依电性记忆体的该处理器式系统,且该非依电 性记忆体不是区块抹除的。 8.如申请专利范围第1项所述之方法,包括形成具有 一非依电性记忆体的该处理器式系统,且该非依电 性记忆体不使用多级单元。 9.如申请专利范围第1项所述之方法,包括形成具有 一非依电性记忆体的该处理器式系统,且该记忆体 具有在20奈秒或少于20奈秒内写入一个1,及在200奈 秒或少于200奈秒内写入一个0的能力。 10.如申请专利范围第9项所述之方法,包括形成具 有一记忆体的该系统,且该记忆体在50奈秒或少于 50奈秒内读取一个1或一个0。 11.一种记忆体装置,包含: 一非依电性记忆体阵列,在该记忆体阵列上没有使 用一缓冲器,而被一处理器直接存取。 12.如申请专利范围第11项所述之装置,其中该阵列 包括硫族化物记忆体元件。 13.如申请专利范围第11项所述之装置,不包括呈一 动态随机存取或静态随机存取记忆体形式的一缓 冲器。 14.如申请专利范围第11项所述之装置,其中该装置 是位元组可写入的。 15.如申请专利范围第11项所述之装置,其中该装置 不是区块抹除的。 16.如申请专利范围第11项所述之装置,其中该装置 不包括多级单元。 17.如申请专利范围第11项所述之装置,其中该装置 在20奈秒或少于20奈秒内可写入一个1,在200奈秒或 小于200奈秒内可写入一个0。 18.如申请专利范围第17项所述之装置,其中该装置 在50奈秒或少于50奈秒内可读取一个1或一个0。 19.如申请专利范围第11项所述之装置,其中该装置 包括两个单独的积体电路,在封装之前将一积体电 路堆叠在另一个上面。 20.如申请专利范围第19项所述之装置,其中该等积 体电路具有一长度和一宽度,且是概呈方形,以致 该等积体电路彼此是横向堆叠。 21.如申请专利范围第11项所述之装置,其中该阵列 包括复数单元,每一单元包括一记忆体元件和一选 择装置。 22.如申请专利范围第21项所述之装置,其中该选择 装置包括一硫族化物。 23.一种处理器式系统,包含: 一处理器; 一电池,耦接到该处理器;以及 一非依电性记忆体,耦接到该处理器,且不使用该 记忆体上的一缓冲器而被该处理器直接存取。 24.如申请专利范围第23项所述之系统,其中该记忆 体包括硫族化物记忆体元件。 25.如申请专利范围第23项所述之系统,其中该记忆 体是位元组可写入的。 26.如申请专利范围第23项所述之系统,其中该记忆 体在20奈秒或少于20奈秒内可写入一个1,且在200奈 秒或少于200奈秒内可写入一个0。 27.如申请专利范围第26项所述之系统,其中该记忆 体在50奈秒或少于50奈秒内可读取一个1或一个0。 28.如申请专利范围第23项所述之系统,其中该记忆 体包括两个单独的封装积体电路,且其中一积体电 路被堆叠在另一个上面。 29.如申请专利范围第28项所述之系统,其中该等积 体电路具有一长度和一宽度,且是概呈方形,以致 该等积体电路彼此是横向堆叠。 30.如申请专利范围第23项所述之系统,其中该记忆 体包括复数单元,且每一单元具有一记忆体元件和 一选择装置。 31.如申请专利范围第30项所述之系统,其中该选择 装置包括一硫族化物。 图式简单说明: 第1图是本发明一实施例中一阵列的部分图式描述 ; 第2图是依据本发明一实施例中一单元的示意图和 剖面图; 第3图是依据本发明一实施例中一记忆体堆的透视 图;以及 第4图是本发明一实施例的系统描述。 |
