| 主权项 |
1.一种用来执行讯息传递解码动作的装置,此装置 包括: 记忆体,包括一组计忆体位置用以储存L组ZK位元的 讯息,其中Z为大于一的正整数且L为非零正整数; 一节点处理器包括复数个节点处理单元,每一节点 处理单元用以执行至少一约束节点处理动作与一 变数节点处理动作;及 一开关装置,其连接该记忆体与该节点处理单元, 该开关装置用以在所述记忆体与所述节点处理器 间传递ZK位元的讯息组,并依照开关控制资讯,对该 组讯息之其中一组做讯息重排。 2.如申请专利范围第1项之装置,更包括: 一讯息排序控制模组,其连接至该开关装置以产生 所述开关控制资讯,以对所述之至少一组讯息做讯 息重排。 3.如申请专利范围第2项之装置,其中该开关装置包 括用来执行一讯息转换的电路,以对一组讯息中的 讯息做重排。 4.如申请专利范围第2项之装置,其中该讯息排序控 制模组储存讯息组读出顺序的资讯及对每一由记 忆体读出的独立讯息组执行何种讯息重排的资讯 。 5.如申请专利范围第2项之装置,其中该讯息排序控 制模组更连接至所述记忆体并连续的产生集合识 别符,每一集合识别符控制该记忆体在一单一读或 写动作时存取一组对应讯息的记忆体位置。 6.如申请专利范围第5项之装置,其中每一个集合识 别符为一单一记忆体位址。 7.如申请专利范围第2项之装置,其中该复数个节点 处理单元包括Z个平行排列的节点处理单元,每一 个节点处理单元皆平行运作以处理在该记忆体与 该节点处理器之间传递的每一组Z个讯息中的每一 不同讯息。 8.如申请专利范围第7项之装置,其中该记忆体包括 一位址输入,其允许每一组讯息以一单元来编位址 ,从而可在一单一SIMD读取动作内将一组讯息从该 记忆体中读出。 9.如申请专利范围第7项之装置,其中该记忆体包括 一位址输入,其允许每一组讯息以一单元来编位址 ,从而可在一单一SIMD写入动作内将一组讯息写入 该记忆体中。 10.如申请专利范围第1项之装置,其中每一该复数 个节点处理单元包括一控制讯号输入端用以接收 一控制讯号,以将该节点处理单元动作在一约束节 点处理模式与一变数节点处理模式间切换。 11.如申请专利范围第10项之装置,更包括: 一解码器控制装置接收该复数个节点处理单元,该 解码器控制装制产生用来控制该复数个节点处理 单元的控制讯号。 12.如申请专利范围第11项之装置,其中在该Z个处理 单元中,每一个都执行一变数节点低密度对偶检查 讯息处理动作,以由从该开关装置接收到之至少一 讯息中产生至少一新讯息。 13.如申请专利范围第10项之装置, 其中该复数个节点处理单元中至少一个包括指示 在复数个连续的变数节点处理动作中每一步所使 用的大量讯息资讯。 14.如申请专利范围第7项之装置, 其中该解码器控制装制更连接到该讯息传递控制 装置;及 其中该讯息传递控制装置指定在变数节点处理模 式与约束节点处理模式下,L组Z个讯息由记忆体中 读出的不同顺序。 15.如申请专利范围第2项之装置,更包括一解码器 控制模组连接至该讯息排序模组,该解码器控制模 组包括对负责控制该L组Z个讯息由记忆体中读出 顺利的讯息排序模组提供资讯所用之工具。 16.如申请专利范围第15项之装置,其中该解码器控 制装置更包括对负责控制该L组Z个讯息由记忆体 中读出顺利的讯息排序模组提供一边标号所用之 工具。 17.如申请专利范围第16项之装置,更包括一连接到 该节点处理器的等级记忆体,用以储存一组节点的 等级资讯。 18.如申请专利范围第17项之装置,其中该控制装置 更包括产生一节点标号,用以决定在任意时间内要 提供哪一组储存的节点等级资讯给该节点处理器 。 19.如申请专利范围第I项之装置,更包括: 一第二节点处理器,其连接至所述记忆体,该第二 节点处理器包括一第二复数个节点处理单元,每一 该第二复数个节点处理单元都用来执行至少一约 束节点处理动作与一变数节点处理动作。 20.如申请专利范围第19项之装置,更包括: 附加记忆体,其连接至该节点处理器与第二节点处 理器,该附加记忆体包括一组额外的记忆体位置以 储存L组ZK位元讯息。 21.如申请专利范围第20项之装置,更包括: 一第二开关装置,其连接到该节点处理器与该附加 记忆体,该第二开关装置用以在所述附加记忆体与 所述节点处理器间传递ZK位元的讯息组,并依照该 第二开关控制资讯,对该组讯息之其中一组做讯息 重排。 22.如申请专利范围第21项之装置, 其中所述节点处理器为一变数节点处理器,用以执 行变数节点解码器的同位检查处理动作; 其中所述附加节点处理器为一约束节点处理器,用 以执行约束节点解码器的同位检查处理动作。 23.如申请专利范围第21项之装置,更包括: 一同位检查验证器其连接到该附加节点处理器,用 以从该第二复数个处理单元中之每一输出决定一 同位检查解码动作何时成功完成。 24.一种用来执行讯息传递解码动作的装置,此装置 包括: 第一记忆体,包括一第一组计忆体位置用以储存L 组ZK位元的讯息,其中z为大于一的正整数且L为非 零正整数; 一第一节点处理器包括一第一复数个节点处理单 元,每一节点处理单元用以接收提供至该第一节点 处理器的每一组ZK位元讯息中之至少一K位元讯息; 及 一第一开关装置,其连接该第一记忆体与该第一节 点处理单元,该第一开关装置用以在所述第一记忆 体与所述第一节点处理器间传递多组讯息组,并依 照该第一开关控制资讯,对该组讯息之其中一组做 讯息重排。 25.如申请专利范围第24项之装置,更包括: 一第二记忆体连接至该第一节点处理器,包括一第 二组计忆体位置以储存L组ZK位元的讯息;及 一第二节点处理器连接至该第二与第一记忆体,该 第二节点处理器包括一第二复数个节点处理单元 。 26.如申请专利范围第25项之装置,更包括: 一附加开关装置连接该附加记忆体与该第二节点 处理器,此附加开关装置用以从所述附加记忆体装 置处接收ZK位元讯息组,并用以在每一接收的z讯息 组中提供一讯息至该第二复数个节点处理单元其 中之一。 27.如申请专利范围第24项之装置,其中该第一节点 处理器系一变数节点处理器,该装置更包括: 一决定装置,其连接到该第一节点处理器中的复数 个节点处理单元,用以从该第一复数个处理单元中 之每一输出决定一同位检查解码动作何时成功完 成。 28.一种用来执行讯息传递解码处理的方法包括以 下步骤: 在一记忆体中储存L组K位元的讯息,每一组K位元的 讯息包括第一至第Z个讯息,其中L与z都是比一大的 正整数而K为一非零正整数; 从记忆体中读取其中一组K位元的讯息; 对读取的该组K位元讯息执行一讯息重排动作,以 产生一组重排后的ZK位元讯息; 平行的将该组重排后的Z个讯息传至一向量处理器 ;及 操作该向量处理器,使用该Z个讯息作为输入以执 行讯息传递解码器动作。 29.如申请专利范围第28项之方法,其中所述讯息传 递解码器动作由该传递来的重排后的讯息组中的Z 个讯息,产生一组Z个解码器讯息。 30.如申请专利范围第29项之方法,其中操作该向量 处理器以产生Z个解码器讯息的步骤,包括以下步 骤: 平行地执行Z个节点处理动作。 31.如申请专利范围第30项之方法,其中每一Z个节点 处理动作系一约束节点处理动作与一变数节点处 理动作两者之一。 32.如申请专利范围第28项之方法,更包括: 产生一讯息集合识别符以指示要从记忆体中读出 哪一组Z个讯息。 33.如申请专利范围第32项之方法,其中读取其中一 组该K位元讯息组的步骤包括: 执行一SIMD读取动作,使用该讯息集合识别符来识 别欲从记忆体中读出的该组讯息。 34.如申请专利范围第28项之方法,更包括: 执行一第二讯息重排动作,该第二讯息重排动作是 在该产生后的Z个解码器讯息上执行,以制造一组 经重排的产生后的解码器讯息。 35.如申请专利范围第34项之方法,更包括: 在所述记忆体中储存该组经重排的产生后的解码 器讯息。 36.如申请专利范围第35项之方法,其中储存该组经 重排的产生后的解码器讯息的步骤包括执行一SIMD 写入动作以将该组经重排的产生后的解码器讯息 写入记忆体中。 37.如申请专利范围第34项之方法,其中执行一第二 讯息重排动作的步骤包括将该组K位元讯息自记忆 体中读出时所执行的讯息重排动作反向后执行。 38.如申请专利范围第28项之方法,更包括: 存取储存的讯息集合排列资讯;及 其中该执行一讯息重排动作的步骤包括以下步骤: 以存取储存的讯息集合排列资讯为函数执行该重 排动作。 39.如申请专利范围第37项之方法,其中该讯息集合 排列资讯包括循环转换资讯。 40.如申请专利范围第28项之方法, 其中该讯息传递解码器动作系变数节点处理动作, 每一个变数节点处理动作包括产生一决策値,及 其中该方法更包含: 检查由该向量处理器产生之决策値以决定是否已 满足一解码条件。 41.一种用来执行讯息传递解码处理的方法包括以 下步骤: 操作一节点向量处理器以产生一组ZK位元讯息,其 中L与Z为大于一的正整数而K为一非零正整数; 对产生的该组ZK位原讯息执行一讯息重排动作以 产生一重排后的ZK位元讯息组; 执行一单一写入动作将该重排后的ZK位元讯息储 存入一记忆体装置。 42.如申请专利范围第41项之方法,其中该执行单一 写入动作的步骤包括执行一SIMD写入动作以将该组 重排后的Z个讯息平行地写入。 43.如申请专利范围第41项之方法,其中该节点向量 处理器产生一组ZK位原讯息的步骤,包括以下步骤: 平行地执行Z个节点处理动作,每一节点处理动作 产生该组ZK位元讯息之其中一讯息。 44.如申请专利范围第43项之方法,其中该Z个节点处 理动作为变数节点处理动作。 45.如申请专利范围第43项之方法,其中该Z个节点处 理动作为约束节点处理动作。 46.如申请专利范围第43项之方法,其中对该组产生 后的ZK位元讯息执行重排动作的步骤包括: 藉由执行一开关动作来转换该组ZK位元讯息中的 讯息使其重排。 47.一种用来执行低密度对偶检查解码的方法,该方 法包括: 执行一SIMD读取动作以读取一组储存的讯息; 对该组储存的讯息执行一讯息重排动作; 提供该组重排后的讯息至节点处理器,该节点处理 器包括复数个平行排列的节点处理单元;及 操作该复数个节点处理单元,以提供的该组重排后 之讯息为函数产生一组更新后的讯息。 48.如申请专利范围第47项之方法,更包括以下步骤: 将该组更新后的讯息中的已更新讯息以一SIMD写入 动作写入一记忆体装置。 49.如申请专利范围第48项之方法,更包括以下步骤: 在将该组已更新讯息写入记忆体装置之前,对该更 新后的讯息执行一讯息重排动作。 图式简单说明: 第一图说明一长度为十的规律LDPC码范例,以二分 图网表示。 第二图为将第一图中以图形表示之编码改以矩阵 表示。 第三图说明资料的编码,传输及解码。 第四图为一非规律LDPC码范例的二分图网表示。 第五图包括第五图a至第五图d,说明根据第四图所 示之LDPC码做LDPC解码的步骤。 第六图为一较小型的LDPC码图示,用来做为一相当 庞大的LDPC码的基础,以说明一根据本发明之范例 。 第七图说明第六图中图形化的小型LDPC码其同位检 查矩阵的表示法。 第八图说明第六图中的编码的边是如何排列,如以 变数节点侧来编号,以及由约束节点侧所见同样的 边是如何呈现。 第九图说明一用来执行串列式LDPC解码动作的系统 。 第十图以图形说明将第六图中的小型LDPC图网复制 三次后的结果。 第十一图说明第十图之LDPC图网其同位检查矩阵的 表示法。 第十二图说明第十一图中的编码的边是如何排列, 如以变数节点侧来编号,以及由约束节点侧所见同 样的边是如何呈现。 第十三图为根据本发明之一实例,将第十一图中的 33单位矩阵换为循环排列矩阵的结果。 第十四图说明第十三图中的编码的边是如何排列, 如以变数节点侧来编号,以及根据本发明做完循环 排列后,由约束节点侧所见同样的边是如何呈现。 第十五图说明一根据本发明完成之LDPC解码器,其 为第九图中解码器向量化的结果。 第十六图与第十七图说明另一个根据本发明完成 之解码器。 |
