| 主权项 |
1.一种形成沟槽电容于基材的方法,包括: 去除该基材之一部分以形成一沟槽于该基材中; 形成至少一埋入隔离层于该基材中,其中该埋入隔 离层与该沟槽相交,并且具有至少一缺口以提供该 埋入隔离层以上之第一基材区以及该埋入隔离层 以下之第二基材区之间的本体接触; 形成一沟槽电容之第一电极于该基材中,其位置至 少于该沟槽较低之部分的周围区域; 形成一沟槽电容之介电层,该介电层覆盖于该沟槽 之一表面,其位置至少于该埋入隔离层以下之部分 ;及 形成一沟槽电容之第二电极于该沟槽中。 2.如申请专利范围第1项所述之形成沟槽电容于基 材的方法,另包括: 形成一导电插塞于该第二电极之顶端上; 形成一沟槽绝缘区于该第二电极以及该金属插塞 上;及 形成一导电接面于该基材之一部分中以耦接该第 二电极与一电晶体之汲极。 3.如申请专利范围第1项所述之形成沟槽电容于基 材的方法,其中,形成该埋入隔离层于该基材中之 步骤,包括: 植入氧或氮于该基材中至少位于该沟槽附近之一 部分,以提供具有该缺口之该埋入隔离层;及 植入p型杂质于该基材中位于该缺口之区域。 4.如申请专利范围第1项所述之形成沟槽电容于基 材的方法,其中,形成该埋入隔离层于该基材中,包 括: 形成至少一第一磊晶层于该基材上; 形成至少一第二磊晶层于该第一磊晶层上; 藉由去除该第一磊晶层与该第二磊晶层之一部分, 以定义一本体接触区域; 形成一第三磊晶层至少于该本体接触区域; 去除该第一磊晶层;及 于或接近藉由去除该第一磊晶层所提供的区域形 成该埋入隔离层,其中该埋入隔离层藉由一氧化步 骤成为一介电层。 5.如申请专利范围第1项所述之形成沟槽电容于基 材的方法,其中,形成该第一电极之步骤包括掺杂 于该沟槽较低之部分的周围区域以增加该区域之 导电性。 6.如申请专利范围第1项所述之形成沟槽电容于基 材的方法,其中,形成该第一电极之步骤,包括: 形成一砷矽玻璃(arsenic silicate glass)或一磷矽玻璃( phosphosilicate glass)于该区域之上; 扩散由该砷矽玻璃(arsenic silicate glass)或该磷矽玻 璃(phosphosilicate glass)之掺杂物至该区域;及 移除该砷矽玻璃(arsenic silicate glass)或该磷矽玻璃( phosphosilicate glass)。 7.如申请专利范围第1项所述之形成沟槽电容于基 材的方法,其中,形成该介电层之步骤,包括; 形成一氮化矽层以覆盖该沟槽之表面;及 氧化该氮化矽层。 8.如申请专利范围第1项所述之形成沟槽电容于基 材的方法,其中,形成该第二电极之步骤,包括:形成 一与该介电层相邻的多晶矽层。 9.一种形成沟槽电容于基材的方法,包括: 去除该基材之一部分以形成一沟槽于该基材中; 形成一埋入隔离层于该基材中,其中该埋入隔离层 与该沟槽相交,并且提供至少一缺口以提供该基材 内的本体接触; 形成一沟槽电容之第一电极于该基材中,其位于该 沟槽较低之部分的周围区域; 形成一沟槽电容之介电层,该介电层覆盖于该沟槽 之一表面,其至少位于该埋入隔离层以下之部分; 形成一沟槽电容之第二电极于该沟槽中; 形成一导电插塞于该第二电极之顶端上; 形成一沟槽隔离区于该第二电极以及该导电插塞 上;及 形成一导电接面于该基材之一部分中以耦接该第 二电极至一电晶体之汲极。 10.如申请专利范围第9项所述之形成沟槽电容于基 材的方法,其中,形成该埋入隔离层于该基材中之 步骤,包括: 植入氧或氮于该基材中至少位于该沟槽附近之一 部分,并提供该缺口于该基材内之该埋入隔离层中 ,以提供本体之接触在该埋入隔离层以上之第一基 材区以及该埋入隔离层以下之第二基材区之间。 11.如申请专利范围第10项所述之形成沟槽电容于 基材的方法,其中,提供该缺口于该埋入隔离层中 之步骤,另包括:植入p型杂质至少于该基材中位于 缺口之区域。 12.如申请专利范围第9项所述之形成沟槽电容于基 材的方法,其中,形成该埋入隔离层于该基材中之 步骤,包括: 形成至少一第一磊晶层于该基材上; 形成至少一第二磊晶层于该第一磊晶层上; 定义一本体接触区域,藉由去除该第一磊晶层与该 第二磊晶层之一部分; 形成一第三磊晶层至少于该本体接触区域; 去除该第一磊晶层;及 于或接近藉由去除该第一磊晶层所提供的区域形 成该埋入隔离层,其中该埋入隔离层系藉由一氧化 步骤成为一介电层。 13.如申请专利范围第9项所述之形成沟槽电容于基 材的方法,其中,形成该第一电极之步骤包括掺杂 于该沟槽较低的部分之周围区域以增加该区域之 导电性。 14.如申请专利范围第9项所述之形成沟槽电容于基 材的方法,其中,形成该第一电极之步骤,包括: 形成一砷矽玻璃(arsenic silicate glass)或一磷矽玻璃( phosphosilicate glass)于该区域之上; 扩散掺杂物由该砷矽玻璃(arsenic silicate glass)或该 磷矽玻璃(phosphosilicate glass)至该区域;及 移除该砷矽玻璃(arsenic silicate glass)或该磷矽玻璃( phosphosilicate glass)。 15.如申请专利范围第9项所述之形成沟槽电容于基 材的方法,其中,形成该介电层,包括; 形成一氮化矽层以覆盖该沟槽之表面;及 氧化该氮化矽层。 16.如申请专利范围第9项所述之形成沟槽电容于基 材的方法,其中,形成该第二电极,包括形成一与该 介电层连续的多晶矽层。 17.一种于一基材中之沟槽电容,该沟槽电容包括: 一沟槽于一基材中; 一埋入隔离层于该基材中并与该沟槽相交,其具有 至少一缺口以提供该埋入隔离层以上之第一基材 区以及该埋入隔离层以下之第二基材区之间的本 体接触; 一沟槽电容之第一电极,其位置至少于该沟槽较低 的部分之周围区域; 一沟槽电容之介电层,该介电层覆盖于该沟槽之一 表面,其位置至少于该埋入隔离层以下之部分;及 一沟槽电容之第二电极于该沟槽中。 18.如申请专利范围第17项所述之沟槽电容,另包括: 一导电插塞于第二电极之顶端上; 一沟槽隔离区于该第二电极以及该导电插塞上;及 一导电接面于该基材之一部分中以耦接该第二电 极至一电晶体之汲极。 19.如申请专利范围第17项所述之沟槽电容,其中,该 埋入隔离层包括于该基材中之一氧化矽层。 20.如申请专利范围第17项所述之沟槽电容,其中,于 该基材之该缺口包括一p+区。 21.如申请专利范围第17项所述之沟槽电容,其中,该 第一电极包括一掺杂磷或砷之区域。 22.如申请专利范围第17项所述之沟槽电容,其中,该 介电层包括一氮氧化矽层。 图式简单说明: 第1图系绘示出在先前技术中具有一沟槽电容的记 忆单元之剖面图; 第2图系绘示出在先前技术中于基材上沿着两条不 同之位元线与字元线排列的记忆单元之俯视图; 第3图系绘示出在第2图中沿着A-A线之剖面图,其说 明于先前技术中可能的寄生电晶体以及相关的漏 电流路径; 第4A-4G图系绘示出根据本发明之形成沟槽电容的 方法之剖面图; 第5A图系绘示出根据本发明之具有四个沟槽电容 的基材之俯视图; 第5B图系绘示出在第5A图中沿着B-B线以两个沟槽电 容为范例之剖面图; 第6A图系绘示出根据本发明之具有四个沟槽电容 及四条闸极线的基材之俯视图; 第6B图系绘示出在第6A图中沿着C-C线以两个沟槽记 忆体为范例之剖面图; 第7A-7E图系绘示出根据本发明之提供埋入隔离层 之制程剖面图。 |
