| 主权项 |
1.一种具有加速模式之暂存器控制式延迟闭锁回 路(DLL),包含: 一延迟导线,系含有复数个延迟单元单位而用以延 迟一无延迟输入时脉信号; 一延迟模型,系用于反映和通过延迟导线之无延迟 输入时脉信号的真实时脉信号路径有关的延迟条 件; 一延迟装置,系用于使该延迟模型的输出信号延迟 一顶定时间; 一第一相位比较器,系用于将由该延迟模型提供之 输出信号的相位与该无延迟输入时脉信号的相位 作比较; 一第二相位比较器,系用于将延迟装置之输出信号 的相位与该无延迟输入时脉信号的相位作比较; 一模式选定装置,系用于判定一加速模式之连续施 行或停止以回应该第一和第二相位比较器的输出 信号; 一移位暂存器控制装置,系用于输出一左移信号、 一右移信号及加速移位信号以回应该第一相位比 较器以及模式选定装置的输出信号;以及 一移位暂存器,系用于控制延迟导线之延迟数値以 回应该移位暂存器控制器装置的输出信号。 2.如申请专利范围第1项之暂存器控制式DLL,其中该 延迟装置的延迟数値与用以回应加速移位信号所 增加之延迟导线的延迟数値是相同的。 3.如申请专利范围第2项之暂存器控制式DLL,其中该 移位暂存器包含: 复数个闩锁电路,系各具有一重设端子、一输出端 子及一副输出端子; 复数个第一开关,系用于将一闩锁値供应到左侧的 邻近闩锁电路上以回应该左移信号; 复数个第二开关,系用于将一闩锁値供应到右侧的 邻近闩锁电路上以回应该右移信号;以及 复数个第三开关,系用于将一闩锁値供应到间隔了 预定距离的另一个闩锁电路上以回应该右移信号 。 4.如申请专利范围第1项之暂存器控制式DLL,其中该 模式选定装置系包含一第一闩锁电路以便闩锁住 该第二相位比较器的输出信号。 5.如申请专利范围第4项之暂存器控制式DLL,其中该 模式选定装置系包含一第二闩锁电路以便闩锁住 该模式选定装置的输出信号。 6.如申请专利范围第2项之暂存器控制式DLL,其中该 延迟装置的延迟数値系等于延迟单元单位之延迟 数値的预定倍数。 7.如申请专利范围第6项之暂存器控制式DLL,其中该 延迟装置的延迟数値系小于该无延迟输入时脉信 号之频率的分割数値。 8.一种具有延迟闭锁回路(DLL)的半导体记忆体装置 ,包括: 一延迟导线,系含有复数个延迟单元单位而用以延 迟一无延迟输入时脉信号; 一延迟模型,系用于反映和通过延迟导线之无延迟 输入时脉信号的真实时脉信号路径有关的延迟条 件; 一延迟装置,系用于使该延迟模型的输出信号延迟 一预定时间; 一第一相位比较器,系用于将由该延迟模型提供之 输出信号的相位与该无延迟输入时脉信号的相位 作比较; 一第二相位比较器,系用于将延迟装置之输出信号 的相位与该无延迟输入时脉信号的相位作比较; 一模式选定装置,系用于判定一加速模式之连续施 行或停止以回应该第一和第二相位比较器的输出 信号; 一移位暂存器控制装置,系用于输出一左移信号一 右移信号及加速移位信号以回应该第一相位比较 器以及模式选定装置的输出信号;以及 一移位暂存器,系用于控制延迟导线之延迟数値以 回应该移位暂存器控制装置的输出信号。 9.如申请专利范围第8项之半导体记忆体装置,其中 该延迟装置的延迟数値与用以回应加速移位信号 所增加之延迟导线的延迟数値是相同的。 10.如申请专利范围第8项之半导体记忆体装置,其 中该移位暂存器系包含: 复数个闩锁电路,系各具有一重设端子、一输出端 子及一副输出端子; 复数个第一开关,系用于将一闩锁値供应到左侧的 邻近闩锁电路上以回应该左移信号; 复数个第二开关,系用于将一闩锁値供应到右侧的 邻近闩锁电路上以回应该右移信号;以及 复数个第三开关,系用于将一闩锁値供应到间隔了 预定距离的另一个闩锁电路上以回应该右移信号 。 11.如申请专利范围第9项之半导体记忆体装置,其 中该模式选定装置系包含一第一闩锁电路以便闩 锁住该第二相位比较器的输出信号。 12.如申请专利范围第9项之半导体记忆体装置,其 中该模式选定装置系包含一第二闩锁电路以便闩 锁住该模式选定装置的输出信号。 13.如申请专利范围第9项之半导体记忆体装置,其 中该延迟装置的延迟数値系等于延迟单元单位之 延迟数値的预定倍数。 14.如申请专利范围第13项之半导体记忆体装置,其 中该延迟装置的延迟数値系小于该无延迟输入时 脉信号之频率的分割数値。 15.如申请专利范围第1项之暂存器控制式DLL,进一 步包括一加速模式延迟控制器以便根据其操作频 率资讯控制该加速模式内的延迟数値。 16.如申请专利范围第15项之暂存器控制式DLL,其中 系藉由使用一行位址闪烁(CAS)潜度产生该操作频 率资讯。 17.如申请专利范围第16项之暂存器控制式DLL,其中 系同步半导体记忆体装置的例子里使用一模式暂 存器设定値产生该操作频率资讯。 图式简单说明: 第1图系用以显示一种双资料速率同步动态随机存 取记忆体(DDR SDRAM)用之习知暂存器控制式DLL的方 块图示。 第2图系用以显示另一种DDR SDRAM用之习知暂存器控 制式DLL的方块图示。 第3图显示的是用于第2图中暂存器控制式DLL的操 作时序图。 第4图系用以显示一种根据本发明较佳实施例之DDR SDRAM用之具有加速模式之暂存器控制式DLL的方块 图示。 第5图显示的是用于第4图中暂存器控制式DLL的操 作时序图。 第6图显示的是如第4图所示之移位暂存器及第二 延迟导线的电路图。 第7A和7B图显示的是在停止加速模式情况下用于该 第一和第二相位比较器的操作时序图。 第8图显示的是用以判定如第4图所示延迟逻辑电 路中延迟数値之N値范围的时序图。 第9图系用以显示另一种根据本发明较佳实施例之 DDR SDRAM用具有加速模式之暂存器控制式DLL的方块 图示。 |
