| 主权项 |
1.一种用于同步半导体记忆装置的操作控制设备, 其中每一个操作都是藉由复数个内部指令达成的, 其中该设备包含下列区块: 一参考时脉区块,系用于接收一外部时脉并输出复 数个已延迟的时脉信号;以及 一控制区块,系用于在比该操作之起始时序更早的 第一预定时序上输出该复数个内部指令之一以回 应该复数个已延迟时脉信号。 2.如申请专利范围第1项之设备,其中该同步半导体 记忆装置的叠加潜伏期并不是0。 3.如申请专利范围第1项之设备,其中该第一预定时 序指的是比tRCD时序更早一个外部时脉周期的时序 。 4.如申请专利范围第1项之设备,其中该复数个已延 迟时脉信号包含一时脉延迟信号、一CAS信号、一 晶片选取信号、一写入启动信号以及一RAS信号。 5.如申请专利范围第1项之设备,其中系以来自该控 制区块的输出信号控制是否对所输入的行位址信 号进行解码。 6.如申请专利范围第1项之设备,进一步包括: 一位址控制器,系在比该操作之起始时序更早的第 二预定时序上输出所输入的位址信号以回应复数 个已延迟时脉信号;以及 一解码区块,系用于对来自该位址控制器的输出位 址信号进行解码以回应来自该控制区块的输出信 号。 7.如申请专利范围第6项之设备,其中该控制区块包 含: 一指令解码器,系在对复数个已延迟时脉信号进行 解码之后用于输出一已解码信号; 一第一传输闸,系在叠加潜伏期为0或1时,用于输出 已解码信号当作输出信号; 第一到第四闩锁电路,系作串联连接以依序闩锁该 已解码信号; 一第二传输闸,系在叠加潜伏期为2时,用于输出该 第二闩锁电路的输出信号当作输出信号;以及 一第三传输闸,系在叠加潜伏期为3时,用于输出该 第四闩锁电路的输出信号当作输出信号。 8.如申请专利范围第7项之设备,其中该位址控制器 包含: 一第一传输闸,系在叠加潜伏期为0或1时,用于输出 所输入的位址信号当作内部行位址信号; 第一到第四闩锁电路,系作串联连接以依序闩锁该 行位址; 一第二传输闸,系在叠加潜伏期为2时,用于输出该 第二闩锁电路的输出信号当作内部行位址;以及 一第三传输闸,系在叠加潜伏期为3时,用于输出该 第四闩锁电路的输出信号当作内部行位址。 9.一种同步半导体记忆装置,包含: 一指令及位址接收区块,系用于接收一外部时脉、 一外部指令、一列位址及一行位址,并在为该外部 指令进行解码之后输出复数个内部指令; 一列位址控制区块,系受该复数个内部指令中至少 一个内部指令的控制以便为其列位址进行解码;及 一行位址控制区块,系受该复数个内部指令中至少 一个内部指令的控制以便为其行位址进行解码; 一排组,系用于输入或输出资料以回应该已解码之 列及行位址;以及 一I/O控制区块,系用于在该排组与外部电路之间传 递资料; 其中该行位址控制区块包含: 一参考时脉区块,系用于接收一外部时脉并输出复 数个已延迟时脉信号;以及 一控制区块,系用于在比该操作之起始时序更早的 第一预定时序上执行该复数个内部指令之一以回 应该复数个已延迟时脉信号。 10.如申请专利范围第9项之同步半导体记忆装置, 其中该同步半导体记忆装置的叠加潜伏期并不是0 。 11.如申请专利范围第9项之同步半导体记忆装置, 其中该第一预定时序指的是比tRCD时序更早一个外 部时脉周期的时序。 12.如申请专利范围第9项之同步半导体记忆装置, 其中该复数个已延迟时脉信号包含一时脉延迟信 号、一CAS信号、一晶片选取信号、一写入启动信 号以及一RAS信号。 13.如申请专利范围第9项之同步半导体记忆装置, 其中系以来自该控制区块的输出信号控制是否对 所输入的行位址信号进行解码。 14.如申请专利范围第9项之同步半导体记忆装置, 进一步包括: 一位址控制器,系在比该操作之起始时序更早的第 二预定时序上输出所输入的位址信号以回应复数 个已延迟时脉信号之一;以及 一解码区块,系用于对来自该位址控制器的输出位 址信号进行解码以回应来自该控制区块的输出信 号。 15.如申请专利范围第14项之同步半导体记忆装置, 其中该控制区块包含: 一指令解码器,系在对复数个已延迟时脉信号进行 解码之后用于输出一已解码信号; 一第一传输闸,系在叠加潜伏期为0或1时,用于输出 已解码信号当作输出信号; 第一到第四闩锁电路,系作串联连接以依序闩锁该 行位址; 一第二传输闸,系在叠加潜伏期为2时,用于输出该 第二闩锁电路的输出信号当作输出信号;以及 一第三传输闸,系在叠加潜伏期为3时,用于输出该 第四闩锁电路的输出信号当作输出信号。 16.如申请专利范围第15项之同步半导体记忆装置, 其中该位址控制器包含: 一第一传输闸,系在叠加潜伏期为0或1时,用于输出 所输入的位址信号当作内部行位址信号; 第一到第四闩锁电路,系作串联连接以依序闩锁该 行位址; 一第二传输闸,系在叠加潜伏期为2时,用于输出该 第二闩锁电路的输出信号当作内部行位址;以及 一第三传输闸,系在叠加潜伏期为3时,用于输出该 第四闩锁电路的输出信号当作内部行位址。 17.一种用于同步半导体记忆装置的操作控制方法, 其中每一个操作都是藉由用以执行指令以回应其 叠加潜伏期之复数个内部指令达成的,该操作控制 方法包含下列步骤:A)接收一外部时脉并输出复数 个已延迟时脉信号;以及B)在比该操作之起始时序 更早的第一预定时序上输出该复数个内部指令之 一,以回应该复数个已延迟时脉信号。 18.如申请专利范围第17项之方法,其中该同步半导 体记忆装置的叠加潜伏期并不是0。 19.如申请专利范围第17项之方法,其中该第一预定 时序指的是比tRCD时序更早一个外部时脉周期的时 序。 20.如申请专利范围第17项之方法,其中该复数个已 延迟时脉信号包含一时脉延迟信号、一CAS信号、 一晶片选取信号、一写入启动信号以及一RAS信号 。 图式简单说明: 第1图系用以显示一种习知半导体记忆装置的方块 图示。 第2图系用以说明如第1图所示之习知半导体记忆 装置内一些和行位址有关之区块的方块图示。 第3图系用以描绘一种如第1图所示之行位址控制 器上局部电路的简略电路图。 第4图系用以描绘一种如第1图所示之行主动式闩 锁电路上局部电路的简略电路图。 第5图系用以显示如第1图所示之习知半导体记忆 装置在叠加潜伏期为0时施行读取操作的波形图。 第6图系用以显示如第1图所示之习知半导体记忆 装置在叠加潜伏期为1时施行读取操作的波形图。 第7图系用以显示一种根据本发明之半导体记忆装 置的方块图示。 第8A图和第8B图系用以说明如第7图所示之半导体 记忆装置内一些和行位址有关之区块的方块图示 。 第9图系用以显示如第7图所示之半导体记忆装置 在叠加潜伏期为1时施行读取操作的波形图。 第10图系用以显示如第7图所示之半导体记忆装置 在叠加潜伏期为3时施行读取操作的波形图。 第11图系在与习知半导体记忆装置作比较下用以 说明本发明半导体记忆装置之位址存取时序的波 形图。 第12图系用以描绘一种如第7图所示之行位址控制 器上局部电路的简略电路图。 第13图系用以描绘一种如第7图所示之行主动式闩 锁电路上局部电路的简略电路图。 |
