| 主权项 |
1.一种半导体装置,其特征在于: 记忆体晶片,其系包含:沿着第1边而对应于位址端 子之第1接合垫、及沿着与上述第1边相对向之第2 边而对应于资料端子之第2接合垫者; 封装基板,其系包含:对应于上述记忆体晶片的第1 边而设置之第1接合导线、及对应于上述记忆体晶 片的第2边而设置之第2接合导线者;及 半导体晶片,其系包含:沿着第1边而配置之位址输 出电路用的第3接合垫、及第4接合垫者,该第4接合 垫包含讯号处理电路,该讯号处理电路包含使用于 沿着与上述第1边相对向之第2边而配置的记忆体 存取之资料输出入电路及资料处理功能者; 上述第1及第3接合垫系连接于上述封装基板之共 通的上述第1接合导线,且上述第2及第4接合垫系连 接于上述封装基板之共通的上述第2接合导线; 于上述封装基板上搭载有上述记忆体晶片及半导 体晶片而构成叠层构造。 2.如请求项1之半导体装置,其中,上述半导体晶片 与记忆体晶片相对应之端子彼此系藉由金属线而 连接对于上述封装基板之所共通化的接合导线者 。 3.如请求项1之半导体装置,其中,配合上述记忆体 晶片之位址及资料之各接合垫之间距,配置有上述 半导体晶片之相对应之位址及资料之各接合垫,且 在上述半导体晶片之上述位址及资料之各接合垫 之间,适宜地配置以适合于上述记忆体晶片侧之间 距方式独自设置于上述半导体晶片之接合垫者。 4.如请求项1之半导体装置,其中,上述封装基板系 在搭载有半导体晶片之表面、及设有作为外部端 子之球部的背面分别设置有配线层,并以通孔连接 相对应之配线层者。 5.如请求项4之半导体装置,其中,上述半导体晶片 系构成单一晶片之微电脑者,上述4边之中剩下2边 也排列排列有连接于微电脑所需之外部端子之接 合垫者。 6.如请求项5之半导体装置,其中,上述记忆体晶片 系包含大于上述半导体晶片之面积,且形成上述第 1边与第2边之长度比其他2边之长度短之长方形,对 于对应于上述记忆体晶片的第1边与第2边之接合 导线列,并使连到通孔之配线之拉出方向朝向封装 基板之内侧者。 7.如请求项6之半导体装置,其中,于上述封装基板 之表面搭载有上述记忆体晶片,于上述记忆体晶片 之表面搭载有上述半导体晶片而成为叠层构造者 。 8.如请求项5之半导体装置,其中,对于对应于上述 记忆体晶片之第1边与第2边以外之2边而设置之接 合导线列,并使连到通孔之配线之拉出方向分别朝 向封装基板之内侧与外侧者。 9.如请求项8之半导体装置,其中,与对应于上述记 忆体晶片之第1边与第2边而设置之接合导线之长 度相比,对应于上述记忆体晶片之第1边与第2边以 外之2边而设置之接合导线之长度较短者。 10.如请求项6之半导体装置,其中,对应于上述记忆 体晶片之上述第1边与第2边之封装基板之接合导 线系形成长方形者,使其长度方向朝向进行连接其 所对应之记忆体晶片及半导体晶片之接合垫之金 属线之沿长方向者。 11.如请求项1之半导体装置,其中,上述第1接合垫与 上述第3接合垫,分别系配置在与上述封装基板之 共通之上述第1接合导线同侧,且上述第2接合垫与 上述第4接合垫,分别系配置在与上述封装基板之 共通之上述第2接合导线同侧。 12.一种半导体装置,其特征在于包含: 配线基板,其系包含多数接合导线者; 记忆体晶片,其系搭载于上述配线基板之主面上, 且包含多数第1接合垫者; 微电脑晶片,其系搭载于上述记忆体晶片上,且包 含:多数第2接合垫、也使用于记忆体存取之位址 输出电路及资料输出入电路、及具有资料处理功 能之讯号处理电路者; 多数第1金属线,其系分别电性连接上述记忆体晶 片之上述多数第1接合垫与上述配线基板之多数接 合导线者; 多数第2金属线,其系分别电性连接上述微电脑晶 片之上述多数第2接合垫与上述配线基板之多数接 合导线者; 树脂体,其系密封上述微电脑晶片、上述记忆体晶 片、上述多数第1金属线及上述多数第2金属线者; 且上述记忆体晶片之上述多数第1接合垫系从上述 微电脑晶片露出者。 13.如请求项12之半导体装置,其中,上述记忆体晶片 系包含第1边与较上述第1边还长之第2边; 上述记忆体晶片之上述多数第1接合垫系沿着上述 第1边而配置; 上述微电脑晶片系包含多数第3边; 上述记忆体晶片之上述第2边之长度系较上述微电 脑晶片的上述多数第3边之长度还长者。 图式简单说明: 图1系说明本发明之叠层封装LSI之一实施例之微电 脑LSI、记忆体LSI及封装基板之构成图。 图2中表示在图1之基板上搭载记忆体LSI与微电脑 LSI后,再施行接合后之外观。 图3中表示图2所示之叠层封装LSI之一实施例之剖 面图。 图4系表示本发明所使用之封装基板之另一实施例 之上面图。 图5系表示本发明所使用之封装基板之一实施例之 上面图。 图6系表示在图5之基板上搭载记忆体LSI与微电脑 LSI后施行接合之外观图。 图7系表示本发明所使用之封装基板之另一实施例 之上面图。 图8系表示在图7之基板上搭载记忆体LSI与微电脑 LSI后施行接合之外观图。 图9系表示本发明所使用之封装基板之另一实施例 之上面图。 图10系表示在图9之基板上搭载记忆体LSI与微电脑 LSI后施行接合之外观图。 图11系表示本发明之半导体装置之另一实施例之 局部外观图。 图12系表示本发明之半导体装置之另一实施例之 局部外观图。 图13系表示本发明之半导体装置之另一实施例之 局部外观图。 图14系表示本发明所使用之微电脑LSI之一实施例 之区块图。 图15系表示图14之微电脑LSI之一实施例之概略接脚 配置图。 图16系表示在本发明之半导体装置之一实施例之 基板上搭载记忆体LSI与微电脑LSI后施行接合后之 外观图。 图17系表示图16之局部放大图。 图18系表示使用于图16之半导体装置之封装基板之 一实施例之上面图。 图19系说明在本发明之前所探讨之叠层封装LSI之 一实施例用之微电脑LSI、记忆体LSI及封装基板之 构成图。 图20系表示在图19之基板上搭载记忆体LSI与微电脑 LSI后,再施行接合后之外观图。 图21系表示图20所示之叠层封装LSI之剖面图。 |
