| 发明名称 | 积和运算电路和方法 | ||
| 摘要 | 一种积和运算电路，包括：排序块(4)，其以大小的降序或升序输出多个操作数值x1、x2、…；以及运算单元(1)，其将从排序块(4)输出的每个操作数值xi与相应的操作数值Wi相乘，并计算乘法结果的累加和。 | ||
| 申请公布号 | CN1998012A | 申请公布日期 | 2007.07.11 |
| 申请号 | CN200480030313.6 | 申请日期 | 2004.10.14 |
| 申请人 | 佳能株式会社 | 发明人 | 野村修;森江隆;是角圭祐 |
| 分类号 | G06N3/063(2006.01) | 主分类号 | G06N3/063(2006.01) |
| 代理机构 | 北京林达刘知识产权代理事务所 | 代理人 | 刘新宇;权鲜枝 |
| 主权项 | 1.一种积和运算电路，包括：排序电路，其以大小的降序或升序输出多个操作数值；乘法电路，其将从所述排序电路输出的每个操作数值与相应的操作数值相乘；以及累加和电路，其计算所述乘法电路的乘法结果的累加和。 | ||
| 地址 | 日本东京都 | ||