| 发明名称 | 非易失性半导体存储器 | ||
| 摘要 | 一种非易失性半导体存储器包括多个三维单元阵列以减少芯片尺寸。该非易失性半导体存储器，包括：单位块单元阵列，其包括多个垂直多层的单元阵列，每个单元阵列都包括沿行和列方向设置的多个单位单元；列地址解码器，被配置成解码列地址，从而激活从多个单元阵列中被选择的单元阵列的位线；感测放大器部件，被配置成感测并放大多个单元阵列的位线的数据，并且该感测放大器部件被单位块单元阵列共用；以及垂直地址解码部件，被设置成解码垂直地址以选择多个单元阵列中的一个，且将来自感测放大器的输出信号连接至被选择的单元阵列的位线。 | ||
| 申请公布号 | CN1992076A | 申请公布日期 | 2007.07.04 |
| 申请号 | CN200610156410.0 | 申请日期 | 2006.12.29 |
| 申请人 | 海力士半导体有限公司 | 发明人 | 姜熙福 |
| 分类号 | G11C11/22(2006.01);H01L27/112(2006.01) | 主分类号 | G11C11/22(2006.01) |
| 代理机构 | 北京集佳知识产权代理有限公司 | 代理人 | 杨生平;杨红梅 |
| 主权项 | 1.一种非易失性半导体存储器，包括：单位块单元阵列，其包括多个垂直分层的单元阵列，每个单元阵列都包括沿行和列方向设置的多个单位单元；列地址解码器，被配置成解码列地址以激活从所述多个单元阵列中选择的单元阵列的位线；感测放大器部件，被配置成感测并放大所述多个单元阵列的所述位线的数据，并且所述感测放大器部件被所述单位块单元阵列共用；以及垂直地址解码部件，被配置成解码垂直地址以选择所述多个单元阵列中的一个，且将来自所述感测放大器的输出信号连接至所述被选择的单元阵列的所述位线。 | ||
| 地址 | 韩国京畿道利川市 | ||