| 主权项 |
1.一种积体电路装置(10,100),具有安排在半导体基 板(12)上之组件,具有二连接层(102,104),每层至少包 含一导电连接部分(148,170),其为至组件之导电连接 之一部分,及具有一由至少一介电材料所制成之中 间层(160,400),该中间层安排在连接层(102,104)之间, 该中间层(160,400)定义在二连接层(102,104)间之单位 面积电容,其特征为该中间层包含至少一接触洞穴 ,该接触洞穴仅穿过该中间层,使该中间层(160,400) 之一厚度限定连接层(102,104)间之单位面积电容为 大于0.5fF/m2或大于0.7fF/m2或约为2.0fF/m2。 2.如申请专利范围第1项之电路装置(10,100),其特征 为电路装置(10,100)含一钝化层(194)以保护不受四周 影响,其特征为钝化层(194)包含至少一切断部分(196 ),其导引至连接层(104)之连接部分(180),及其特征为 连接部分(180)构成一终端用以连接一外部导电连 接(200)。 3.如申请专利范围第1或2项之电路装置(10,100),其特 征为电路装置(10,100)包含一钝化层(194)用以保护不 受四周影响,其特征为钝化层(194)包含至少一切断( 202),其导引至连接层(104)之连接部分(186),及其特征 为连接部分(186)为一熔丝连接,藉其之助,至少二电 路变体之一被选择。 4.如申请专利范围第1或2项之电路装置(10,100),其特 征为一连接层(104)中之至少一连接部分(184),及另 一连接层(102)中之至少一连接部分(142)被提供以载 负一作业电压,及其特征为自垂直于连接层(102,104) 方向看时,该连接部分(184,142)重叠于构成一电容器 (C2,C3)之区域,该电容器可抑制电路装置(10,100)在作 业期间发生之干扰脉冲,连接部分(184,142)较佳安排 在电路装置(10,100)之一电路部分(16),其以数位信号 操作。 5.如申请专利范围第1或2项之电路装置(10,100),其特 征为连接层(102,104)包含至少一电容器(C1,72)之电极 (140,182),及其特征为电容器(C1,72)区域内之中间层( 160,400)构成电介质,电容器(C1,72)较佳安排在电路装 置(10,100)之电路部分(14)中,其以类比信号操作。 6.如申请专利范围第1或2项之电路装置(10,100),其特 征为连接层(102,104)包含导电区域,其自垂直于连接 层(102,104)方向看时系为重叠,而彼此连接于中间层 中,该导电区域较佳为具有一螺旋方向,及该导电 区域构成电感以保证电路功能。 7.如申请专利范围第6项之电路装置(10,100),连接层( 102,104)之导电区域是由长形洞穴连接。 8.如申请专范围第1或2项之电路装置(10,100),其特征 为中间层(160,400)包含至少一材料,其具有大于四或 大于六,较佳小于30之介电常数,及/或该材料较佳 为实质上完全填充不同连接层(102,104)之相互相对 之导电区域(140,182;148,184)间之空间,及/或连接层彼 此之间(102,104)有一小于200nm,或小于150nm,较佳为100 nm之距离。 9.如申请专利范围第8项之电路装置(10,100),其特征 为二连接层(102,104)包含相同材料作为主要成分,或 其特征为一连接层(102)包含一材料作为主要成分, 其与形成另一连接层(104)之主要成分之材料不同, 该材料较佳为铝,铝合金,铜或铜合金。 10.如申请专利范围第8项之电路装置(10,100),其特征 为二连接层(102,104)之最后施加之连接层(104)包含 铝或铝合金作为主要成分,及其特征为位于连接层 (102,104)间之接触洞穴(162)同样以铝或铝合金填充 。 11.如申请专利范围第8项之电路装置(10,100),其特征 为中间层(160,400)包含至少一氮化成分,氧化钽,氧 化铪或氧化铝。 12.如申请专利范围第11项之电路装置(10,100),其中 该氮化成分为氮化矽或氮化铝。 13.如申请专利范围第1或2项之电路装置(10,100),其 特征为中间层(160,400)包含至少二层,其系在不同处 理条件下产生,一层较佳由HDP方法首先产生,随后 之一层由PECVD方法产生,首先产生之该层包含与随 后产生之该层作为主要成分相同之材料,或首先产 生之该层包含与随后产生之该层作为主要成分不 同之材料。 14.如申请专利范围第13项之电路装置(10,100),其特 征为该二层之至少一层为一多层堆叠,其系由一种 材料及在特定处理条件下沉积中断方法产生,随后 之沉积继续以相同材料及相同处理条件下为之。 15.如申请专利范围第1或2项之电路装置(10,100),其 特征为该首先产生之连接层(102)包含铜或铜合金 作为主要成分,及其特征为一辅助层安排在第一连 接层(102)与中间层(160,400)之间,该辅助层在第一连 接层(102)之连接部分(148)包含一区域,该区域主要 包含一铜化合物,其中含铜及至少一钴,钨,磷或硼 化材料。 16.如申请专利范围第1或2项之电路装置(10,100),其 特征为该电路装置(10,100)包含另外连接层(20至30), 及其特征为每单位面积电容之连接层(32,34)为安排 在与基板(12)最远之连接层(20至34)。 17.一种产生一积体电路装置(10,100)之方法,特别是 如申请专利范围第1项到14项其中任一项之积体电 路装置(10,100),其中,电子组件系产生于半导体基板 (12)中,其中,产生组件后,施加一连接层(102),该连接 层包含至少一导电连接部分(148),其为至一组件之 导电连接之一部分,其中,在施加连接层(102)后,施 加由至少一介电材料所制成之中间层(160),其中,施 加中间层(160)后,蚀刻该中间层产生至少一接触洞 穴,其中,产生接触洞穴后,施加一上连接层(104),其 包含至少一导电连接部分(170),其为至一组件之导 电连接之一部分,该具有至少一接触洞穴之中间层 (160)以一厚度限定连接层(102,104)间之每单位面积 电容大于0.5fF/m2,或大于0.7fF/m2,或约为2.0fF/m 2。 18.如申请专利范围第17项之方法,其特征为该中间 层(160)系在上连接层(104)产生开始前施加,或其特 征为中间层(400)沉积在上连接层(316)之连接部分( 312)之切断中。 19.一种产生一积体电路装置之方法,特别是如申请 专利范围第1至14项其中任一项之积体电路装置,其 中一金属层(148),较佳为铜或铜合金所制,系施加在 一载体材料(152)上,其中,在施加金属层(148)之后,施 加一中间层(160,400),该中间层包含在不同处理条件 下产生之至少二层,及其中首先产生之一层以HDP方 法沉积,及随后产生之一层以PECVD方法沉积,首先产 生之该层包含与随后产生之该层作为主要成分之 相同材料,或首先产生之该层包含与随后产生之该 层作为主要成分之不同材料,其中,蚀刻该中间层 产生至少一接触洞穴。 20.如申请专利范围第19项之方法,其特征为首先产 生之该层和随后产生之该层中的至少一层利用一 材料以多次沉积中断方法产生,以及相同材料及相 同处理条件随后连续沉积。 21.一种产生一积体电路装置之方法,特别是如申请 专利范围第1至14项其中任一项之积体电路装置,其 中较佳为由铜或铜合金制成之金属层(148)施加在 一载体材料上,其中,在金属层施加后,施加一辅助 层,其主要包含一铜化合物,其中包含铜及至少一 钴,钨,磷或硼化材料,及其中,在施加该辅助层后, 施加一由介电材料制成之中间层,其中,在施加该 中间层后,蚀刻该中间层产生至少一接触洞穴。 图式简单说明: 图1明一积体电路装置中金属层之利用。 图2明具有铜制之倒数第二层及最后之铝层之积体 电路装置。 图3显示一具有铜制之金属层之积体电路,首先为 接触洞穴(通路),其次为连接最顶部金属层之连接 部分之沟道。 图4显示一具有铜制金属层之积体电路装置,首先 为沟道供连接部分,其次为中间层,最后为产生接 触洞穴(通路)。 |
