| 主权项 |
1.一种半导体装置,其特征为,具备有:复数之位元 线;复数之字线,被配置成分别与上述位元线交错; 复数之记忆单元电晶体,被配置在上述复数之位元 线与上述复数之字线之各个交错点,各个之闸极连 接到上述字线,并记忆因汲极与上述位元线连接或 非连接而不同之资料;字线选择电路,系从上述复 数之字线中选择一根之字线;位元线选择电路,系 从上述复数之位元线中选择一根之位元线;感测放 大器,系用于读出与上述字线选择电路所选择之字 线和上述位元线选择电路所选择之位元线对应的 上述记忆单元电晶体之资料,而判定藉由上述位元 线选择电路所选择之位元线的位准;资料保持电路 ,系将上述感测放大器之输出进行输入并具有正逻 辑和负逻辑之2个输出端子;和输出电路,其输入端 子连接到上述资料保持电路之2个输出端子中的任 一方之输出端子。 2.如申请专利范围第1项之半导体装置,其中,上述 记忆单元电晶体之汲极和上述位元线之连接/非连 接,系藉由电气性地连接上述汲极与上述位元线之 间的第1接触部之形成/非形成所形成,上述资料保 持电路之一方之输出端子和上述输出电路之输入 端子的连接,系藉由电气性地连接上述一方之输出 端子与上述输出电路之输入端子之间的第2接触部 之形成所形成,上述第1接触部和上述第2接触部为 利用同一步骤所形成。 3.如申请专利范围第1项之半导体装置,其中,设有 测试端子,当在上述测试端子输入测试信号时,将 上述感测放大器之输入固定在接地电位或电源电 位。 4.如申请专利范围第1项之半导体装置,其中, 设有充电电路,系藉由将连接到上述感测放大器之 输入的第1节点充电成为电源电位,而从上述第1节 点经由上述位元线选择电路,将上述位元线选择电 路所选择之位元线充电成为电源电位; 且设有:测试端子;与控制电路,系当有测试信号被 输入到上述测试端子时,则禁止藉由上述充电电路 进行上述第1节点的充电,同时将连接到上述感测 放大器之输入的上述第1节点固定在接地电位。 5.如申请专利范围第1项之半导体装置,其中, 设有充电电路,系藉由将连接到上述感测放大器之 输入的第1节点充电成为电源电位,而从上述第1节 点经由上述位元线选择电路,将上述位元线选择电 路所选择之位元线充电成为电源电位; 且设有:测试端子;与控制电路,系当有测试信号被 输入到上述测试端子时,则禁止藉由上述位元线选 择电路进行上述位元线之选择。 6.如申请专利范围第1项之半导体装置,其中, 设有充电电路,系藉由将连接到上述感测放大器之 输入的第1节点充电成为电源电位,而从上述第1节 点经由上述位元线选择电路,将上述位元线选择电 路所选择之位元线充电成为电源电位; 且设有:测试端子;与控制电路,系当有测试信号被 输入到上述测试端子时,禁止藉由上述字线选择电 路进行上述字线之选择。 7.一种半导体装置,其特征为,具备有: 记忆部,具有:复数之位元线;复数之字线,被配置成 分别与上述位元线交错;复数之记忆单元电晶体, 被配置在上述复数之位元线与上述复数之字线之 各个交错点,各个之闸极连接到上述字线,并记忆 因汲极与上述位元线连接或非连接而不同之资料; 字线选择电路,系从上述复数之字线中选择一根之 字线;位元线选择电路,系从上述复数之位元线中 选择一根之位元线;感测放大器,系用于读出与上 述字线选择电路所选择之字线和上述位元线选择 电路所选择之位元线对应的上述记忆单元电晶体 之资料,而判定藉由上述位元线选择电路所选择之 位元线的位准;资料保持电路,系输入上述感测放 大器之输出;输出电路,系输入上述资料保持电路 之输出; 缓冲电路,系输入上述记忆部之上述输出电路的输 出并具有正逻辑和负逻辑之2个输出端子; 资料处理电路,系使输入端子连接到上述缓冲电路 之2个输出端子中之任一方的输出端子。 8.如申请专利范围第7项之半导体装置,其中,上述 记忆单元电晶体之汲极和上述位元线之连接/非连 接,系藉由电气性地连接上述汲极与上述位元线之 间的第1接触部之形成/非形成所形成,上述缓冲电 路之一方之输出端子和上述资料处理电路之输入 端子的连接,系藉由电气性地连接上述一方之输出 端子与上述资料处理电路之输入端子之间的第2接 触部之形成所形成,上述第1接触部和上述第2接触 部为利用同一步骤所形成。 9.一种半导体装置,其特征为,具备有: 记忆部,具有:复数之位元线;复数之字线,被配置成 分别与上述位元线交错;复数之记忆单元电晶体, 被配置在上述复数之位元线与上述复数之字线之 各个交错点,各个之闸极连接到上述字线,并记忆 因汲极与上述位元线连接或非连接而不同之资料; 字线选择电路,系从上述复数之字线中选择一根之 字线;位元线选择电路,系从上述复数之位元线中 选择一根之位元线;感测放大器,系用于读出与上 述字线选择电路所选择之字线和上述位元线选择 电路所选择之位元线对应的上述记忆单元电晶体 之资料,而判定藉由上述位元线选择电路所选择之 位元线的位准;资料保持电路,系输入上述感测放 大器之输出;输出电路,系输入上述资料保持电路 之输出; 资料处理部,其构成包含有:输入电路,系将上述记 忆部之上述输出电路之输出进行输入,并具有正逻 辑和负逻辑之2个输出端子;资料处理电路,其输入 端子连接到上述输入电路之2个输出端子中之任一 方的输出端子。 10.如申请专利范围第9项之半导体装置,其中,上述 记忆单元电晶体之汲极和上述位元线的连接/非连 接,系藉由电气性地连接上述汲极与上述位元线之 间的第1接触部之形成/非形成所形成,上述资料处 理部之上述输入电路的一方之输出端子与上述资 料处理电路之输入端子的连接,系藉由电气性地连 接上述一方之输出端子与上述资料处理电路之输 入端子之间的第2接触部之形成所形成,上述第1接 触部和上述第2接触部为利用同一步骤所形成。 图式简单说明: 图1表示本发明第1实施例之半导体装置的构造。 图2为表示本发明第1实施例之半导体装置之动作 的时序图。 图3表示本发明第2实施例之半导体装置的构造。 图4为表示本发明第2实施例之半导体装置之动作 的时序图。 图5表示本发明第3实施例之半导体装置的构造。 图6为表示本发明第3实施例之半导体装置之动作 的时序图。 图7表示本发明第4实施例之半导体装置的构造。 图8表示本发明第5实施例之半导体装置的构造。 图9表示习知半导体装置之构造。 图10为表示习知半导体装置之动作的时序图。 |
