| 主权项 |
1.一种闩锁动态逻辑结构,其包含: 一静态逻辑介面,其经耦合以接收一资料讯号、一 选择讯号与一时脉讯号,并经组态以产生一第一中 间讯号,使得于该选择讯号为活动之情况下,该第 一中间讯号于该时脉讯号之一转变后之一段时间 内依赖该资料讯号; 一动态逻辑闸,其经耦合以接收该第一中间讯号, 并经组态以于该时脉讯号之转变后依赖该第一中 间讯号而将一动态节点放电;以及 一静态闩锁,其经耦合以接收该时脉讯号,并耦合 至该动态逻辑闸之动态节点,并经组态以产生一输 出讯号,使得该输出讯号于该时脉讯号转变后具有 两个逻辑位准中之一个,并于将该动态节点放电之 情况下具有另一逻辑位准。 2.如申请专利范围第1项之闩锁动态逻辑结构,其中 于该选择讯号为活动之情况下,于该时脉讯号之转 变后之该时间段后该第一中间讯号不再依赖该资 料讯号。 3.如申请专利范围第1项之闩锁动态逻辑结构,其中 该静态逻辑介面包含如下之逻辑部分,其经耦合以 接收该资料讯号、该选择讯号与该时脉讯号,并经 组态以产生该第一中间讯号,使得当该选择讯号为 活动之情况下,该第一中间讯号于一段时间内依赖 该资料讯号,该时间段实质上等于该时脉讯号转变 后之该逻辑部分之一传播延迟时间。 4.如申请专利范围第1项之闩锁动态逻辑结构,其中 该静态逻辑介面包含串联耦合之一选择组块与一 资料组块,且其中该选择组块经耦合以接收该选择 讯号与该时脉讯号,并经组态以产生一第二中间讯 号,且其中该资料组块经耦合以接收该资料讯号与 该第二中间讯号并产生该第一中间讯号。 5.如申请专利范围第4项之闩锁动态逻辑结构,其中 于该选择讯号为活动之情况下,于该时脉讯号转变 之前该第一中间讯号依赖该资料讯号,并仍保持依 赖该资料讯号一段时间,该时间段实质上等于该时 脉讯号转变后之该选择组块与该资料组块的一组 合传播延迟时间。 6.如申请专利范围第4项之闩锁动态逻辑结构,其中 该选择组块基于该选择讯号与该时脉讯号执行一 反及(NAND)逻辑功能以产生该第二中间讯号。 7.如申请专利范围第4项之闩锁动态逻辑结构,其中 该资料组块基于该第二中间讯号与该资料讯号执 行一反或(NOR)逻辑功能以产生该第一中间讯号。 8.如申请专利范围第1项之闩锁动态逻辑结构,其中 该动态逻辑闸经组态以先于该时脉讯号之转变将 该动态节点充电。 9.如申请专利范围第8项之闩锁动态逻辑结构,其中 该动态逻辑闸包含:一预充电装置,用于先于该时 脉讯号之转变将该动态节点充电;以及串联耦合之 一下拉网路与一评估装置,用于于该时脉讯号之转 变后依赖该第一中间讯号而将该动态节点放电。 10.如申请专利范围第1项之闩锁动态逻辑结构,其 中该静态闩锁包含一设定-重设闩锁,其具有一设 定输入端子、一重设输入端子与一输出端子。 11.如申请专利范围第10项之闩锁动态逻辑结构,其 中该设定-重设闩锁之设定端子耦合至该动态逻辑 开之动态节点,且其中该设定-重设闩锁之重设端 子经耦合以接收该时脉讯号。 12.如申请专利范围第10项之闩锁动态逻辑结构,其 中该设定-重设闩锁包括一对交叉耦合之反及(NAND) 闸。 13.一种闩锁动态逻辑结构,其包含: 一静态逻辑介面,其包含n个逻辑组块,其中n≧1,且 其中各个该等n个逻辑组块经耦合以接收n个资料 讯号中之一个、n个选择讯号之相应一个以及一时 脉讯号,并经组态以产生n个第一中间讯号之一,使 得于n个选择讯号中之该所接收的一个为活动的情 况下,n个第一中间讯号中之该所产生的一个于该 时脉讯号之一转变后之一时间段内依赖n个资料讯 号中之该所接收的一个; 一动态逻辑闸,其经耦合以接收该等n个第一中间 讯号,并经组态以于该时脉讯号转变后依赖该等n 个第一中间讯号而将一动态节点放电;以及 一静态闩锁,其经耦合以接收该时脉讯号,且耦合 至该动态逻辑闸之动态节点,并其经组态以产生一 输出讯号,使得该输出讯号具有该时脉讯号转变后 的两个逻辑位准中之一个,并于将该动态节点放电 之情况下具有另一逻辑位准。 14.如申请专利范围第13项之闩锁动态逻辑结构,其 中各个该等n个逻辑组块包含串联耦合之一选择组 块与一资料组块,且其中该选择组块经耦合以接收 n个选择讯号中之该一个与该时脉讯号,并经组态 以产生n个第二中间讯号中之一个,且其中该资料 组块经耦合以接收n个资料讯号中之该一个与n个 第二中间讯号之该一个,并经组态以产生n个第一 中间讯号中之该一个。 15.如申请专利范围第14项之闩锁动态逻辑结构,其 中于该等n个选择讯号中之任何一个为活动之情况 下,于一段时间内该等n个第一中间讯号中之相应 一个依赖该等n个资料讯号中之相应一个,该时间 段实质上等于该时脉讯号转变后该选择组块接收 该等n个选择讯号中之该活动的一个与该资料组块 产生该等n个第一中间讯号中之该相应一个的一组 合传播延迟时间。 16.如申请专利范围第13项之闩锁动态逻辑结构,其 中各个该等n个选择组块基于n个选择讯号中之该 所接收的一个与该时脉讯号执行一反及(NAND)逻辑 功能以产生n个第二中间讯号中之该一个。 17.如申请专利范围第13项之闩锁动态逻辑结构,其 中各个该等n个资料组块基于n个第二中间讯号中 之该所接收的一个与n个资料讯号中之该所接收的 一个执行一反或(NOR)逻辑功能以产生n个第一中间 讯号中之该一个。 18.如申请专利范围第13项之闩锁动态逻辑结构,其 中该等n个逻辑组块中之一个包含一扫描组块,且 该扫描组块所接收之n个资料讯号中之该一个包含 扫描资料,且该扫描组块所接收之n个选择讯号中 之该一个包含一扫描启用讯号。 19.如申请专利范围第18项之闩锁动态逻辑结构,其 中各个该等其它(n-1)个逻辑组块经耦合以接收除n 个资料讯号中之该一个、n个选择讯号中之该相应 一个以及该时脉讯号外的该扫描启用讯号之一反 相版本,且经组态以产生n个第一中间讯号中之该 一个,使得于该扫描启用讯号为活动的情况下,n个 第一中间讯号中之该所产生的一个具有一不会于 该时脉讯号转变后导致该动态逻辑闸之动态节点 放电之逻辑値。 20.一种积体电路,其包含: 组合逻辑部分;以及 耦合至该组合逻辑部分之复数个闩锁动态逻辑结 构, 各包含: 一静态逻辑介面,其经耦合以自该组合逻辑部分接 收一资料讯号与一选择讯号,以及一时脉讯号,并 经组态以产生一第一中间讯号,使得于该选择讯号 为活动之情况下,该第一中间讯号于该时脉讯号之 一转变后之一段时间内依赖该资料讯号; 一动态逻辑闸,其经耦合以接收该第一中间讯号, 并经组态以于该时脉讯号转变后依赖该第一中间 讯号将一动态节点放电;以及 一静态闩锁,其经耦合以接收该时脉讯号,且耦合 至该动态逻辑闸之动态节点,并经组态以产生一输 出讯号并向该组合逻辑部分提供该输出讯号,其中 该输出讯号于该时脉讯号转变后具有两个逻辑位 准中之一个,并于将该动态节点放电之情况下具有 另一逻辑位准。 图式简单说明: 图1为闩锁动态逻辑结构之一通用版本的图表,该 版本包括一静态逻辑输入介面、一动态逻辑闸与 一设定-重设(S-R)输出闩锁; 图2为图1之逻辑结构之一实施例的图表,其中该逻 辑结构形成一扫描储存元件; 图3为描述当图2之扫描储存元件在功能模式下运 作时该扫描储存元件内之讯号的电压位准对时间 之定时图表;以及 图4为一积体电路之一实施例的图表,该积体电路 包括组合逻辑部分与图2之扫描储存元件之多重复 本。 |
