积体电路装置及其方法

摘要

一种半导体装置(10)，在去除抗反射涂层(anti-reflective coating；ARC)(16)期间该半导体装置具有形成于基板(12)中的凹陷(22)，这是因为在蚀刻该抗反射涂层(ARC)(16)期间会暴露该等凹陷位置(22)。虽然蚀刻剂被选择以在该抗反射涂层(ARC)材料(16)与该基板材料(12)之间选择，但是这项选择性被限制以便形成凹陷(22)。与形成该等凹陷相关的一项问题为，源极/汲极(26,28)必须进一步扩散而变成重叠于闸极(14)。结果是电晶体会降低电流驱动。解决该问题的方式为，等待执行抗反射涂层(ARC)去除，至少直接在闸极(64)四周形成一侧壁间隔(70)之后。因此后续凹陷形成进一步从该闸极(64)发生，因而减少或排除凹陷对所要延伸以重叠于该闸极(64)之源极/汲极(72,74)扩散的阻碍。

主权项

1.一种用以形成一积体电路装置的方法,包括: 提供一半导体基板; 在该半导体基板上形成一图案化介电层; 在该图案化介电层上形成一图案化导电层; 在该图案化导电层上形成一抗反射涂层(ARC); 在该图案化介电层及该图案化导电层上形成一第 一介电层; 在该第一介电层上形成一第二介电层; 在该第二介电层上形成一第一层; 去除该第一层之部份以构成一第一图案化层,其中 该第一图案化层邻接于该图案化导电层及该图案 化介电层; 去除该第二介电层之部份以构成邻接于该第一图 案化层的第一介电区; 去除该第一介电层之部份以构成邻接于该第一介 电区的第二介电区;以及 去除该第一介电层之部份之后去除抗反射涂层(ARC )。 2.如申请专利范围第1项之方法,进一步包括: 在该第一层上形成一第二层; 对该第一层选择性去除该第二层之一部份,以构成 邻接于该第一图案化层的第二层之第一图案化部 份。 3.如申请专利范围第2项之方法,其中去除该抗反射 涂层(ARC)是一乾式制程。 4.如申请专利范围第2项之方法,其中该第二层是一 氧化物,该第一层是一氮化物,该第二介电层是一 氧化物及该第一介电层是一氧化物。 5.如申请专利范围第4项之方法,进一步包括去除该 第二层之部份,其中该第二层是非晶矽。 6.如申请专利范围第1项之方法,其中该第一介电层 是一氧化物,该第二介电层是一氮化物,及该第一 层是一氧化物。 7.如申请专利范围第6项之方法,其中去除该抗反射 涂层(ARC)是一湿式制程。 8.一种积体电路装置,包括: 一半导体基板; 一堆叠,包括: 一形成在该半导体基板上的图案化介电层; 一形成在该图案化介电层上的图案化导电层; 一第一侧壁;以及 一第二侧壁,其中该第二侧壁系邻接于该第一侧壁 ; 一第一电极区,其位于该半导体基板内并且邻接于 该第一侧壁; 一第二电极区,其位于该半导体基板内并且邻接于 该第二侧壁; 一通道区,其介于该第一电极区与该第二电极区之 间,并且位于该堆叠下方; 氧化物间隔,其邻接于该第一侧壁及该第二侧壁, 其中该等氧化物间隔具有一第一高度; 绝缘层,其邻接于该等氧化物间隔,并且位于该第 一电极区与该第二电极区上方;以及 氮化物间隔,其邻接于该等氧化物间隔,其中该等 氮化物间隔具有一第二高度,该第二高度小于该第 一高度。 9.一种积体电路装置,包括: 一具有一顶面之半导体基板; 一形成于该半导体基板上之堆叠,包括: 一第一层; 一形成在该第一层上之第二层; 一第一侧壁; 一与该第一侧壁相对之第二侧壁; 间隔,其邻接于该第一侧壁及该第二侧壁,其中该 半导体基板顶面之一第一部份位于该等间隔下方, 一第二部份位于该堆叠下方,且该第一部份实质上 与该第二部份共面; 绝缘层,其邻接于该等间隔,其中该基板顶面之一 第三部份位于该等绝缘层下方,并且相关于该基板 之第一部份及第二部份而凹入; 一第一掺杂区,其位于该半导体基板内,并且邻接 于该第一侧壁; 一第二掺杂区,其位于该半导体基板内,并且邻接 于该第二侧壁;及一通道区,其位于该第一掺杂区 与该第二掺杂区之间,并且位于该半导体基板内。 图式简单说明: 图1到图9显示根据先前技术之半导体装置的连续 断面图; 图10到图18显示根据本发明的一项具体实施例之半 导体装置的连续断面图;以及 图19到图25显示根据本发明的另一项具体实施例之 半导体装置的连续断面图。