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1一种半导体装置,包括: 一介电层; 一导线,位于该介电层之下层; 一介层洞,形成于该介电层且延伸至该导线中,以 在该导线中形成一介层洞下陷区,该介层洞下陷区 在该导线中之深度约为100埃至600埃;及 介层洞填充材料,系填充该介层洞下陷区及至少部 分填充该介层洞,使得该介层洞填充材料与该导线 电性连接。 2.如申请专利范围第1项所述之半导体装置,其中该 介层洞填充材料包括: 一阻障层,其至少一部分衬在介层洞下陷区之内侧 表面上,及至少一部分衬在介层洞的内侧表面上; 及 导电材料,其中该阻障层位于导电材料的至少一部 分与介电层的至少一部分之间。 3.如申请专利范围第2项所述之半导体装置,其中该 导电材料透过该阻障层与导线电性连接。 4.如申请专利范围第2项所述之半导体装置,其中该 阻障层包括择自由钽、钽氮化物、钨、其化合物 、其复合物、及其组合所组成组群之材料。 5.如申请专利范围第2项所述之半导体装置,其中该 导电材料包括择自由金属合金、铜、铜合金、铝 、铝合金、钨、多晶矽、其化合物、其复合物、 及其组合所组成组群之材料。 6.如申请专利范围第5项所述之半导体装置,其中在 该导线中形成之该介层洞下陷区深度系在150埃与 300埃之间。 7.如申请专利范围第1项所述之半导体装置,其中该 介电层包括: 一上盖层;及一绝缘层,其覆盖于该上盖层上。 8.如申请专利范围第7项所述之半导体装置,其中该 上盖层为包括碳化矽之材料,及厚度小于600埃。 9.如申请专利范围第8项所述之半导体装置,其中该 上盖层具有至少30%的碳。 10.如申请专利范围第7项所述之半导体装置,其中 该上盖层包括掺杂碳之氮化矽。 11.如申请专利范围第7项所述之半导体装置,其中 该上盖层之介电常数小于4.0。 12.如申请专利范围第7项所述之半导体装置,其中 该上盖层厚度小于600埃。 13.如申请专利范围第7项所述之半导体装置,其中 该绝缘材料之介电常数小于3。 14.如申请专利范围第7项所述之半导体装置,其中 该绝缘材料包括择自矽氧碳化合物、掺氟之矽氧 化物、旋涂式玻璃(Spin-On-Glass)、旋涂式聚合物( Spin-On-Polymers)、及其组合所组成组群之材料。 15.如申请专利范围第7项所述之半导体装置,其中 该绝缘材料包括掺氟碳之矽氧化物(fluorine-carbon doped silicon oxide)。 16.如申请专利范围第7项所述之半导体装置,其中 该介层洞的尺寸小于900埃。 17.如申请专利范围第1项所述之半导体装置,其中 在该导线中所形成之该介层洞下陷区深度在150埃 与300埃之间。 18.如申请专利范围第1项所述之半导体装置,其中 在该导线中所形成之该介层洞下陷区深度在300埃 与600埃之间。 19.如申请专利范围第1项所述之半导体装置,其中 该导线包括择自由金属合金、铜、铝、铜合金、 多晶矽、金属矽化物、其化合物、其复合物、及 其组合所组成组群之材料。 20.如申请专利范围第1项所述之半导体装置,其中 该介电层具有双镶嵌结构,该双镶嵌结构包括形成 于其内的另一个导线且与介层洞中导电材料电性 连接。 21.一种半导体装置,包括: 一介电层,其包括一绝缘层及一上盖层,及该上盖 层之介电常数大抵小于4; 一导线,位于该介电层之下层; 一介层洞,形成于该绝缘层中,且通过该上盖层延 伸至该导线中,以在该导线中形成一介层洞下陷区 ,形成于该导线中之该介层洞下陷区之深度约为100 至600埃;及 介层洞填充材料,系填充该介层洞下陷区及至少部 分填充该介层洞,使得该介层洞填充材料与该导线 电性连接。 22.如申请专利范围第21项所述之半导体装置,其中 该导线包括铜。 23.如申请专利范围第21项所述之半导体装置,其中 该上盖层系由包括碳化矽之材料所制得及位于该 绝缘层及该导线之间。 24.一种半导体装置,包括: 一介电层,其包括一绝缘层及一上盖层,及该上盖 层包括碳化矽; 一主要含有铜之导线,位于该介电层之下层; 一介层洞,形成于该绝缘材料中,且通过该上盖层 延伸至该导线中,以在该导线中形成一介层洞下陷 区,形成于该导线中之该介层洞下陷区之深度约为 100埃至600埃;及 介层洞填充材料,系填充该介层洞下陷区及至少部 分填充该介层洞,使得该介层洞填充材料与该导线 电性连接。 25.如申请专利范围第24项所述之半导体装置,其中 该上盖层包括至少30%的碳。 26.如申请专利范围第24项所述之半导体装置,其中 该介层洞的尺寸小于900埃。 27.如申请专利范围第24项所述之半导体装置,其中 在该导线中形成之该介层洞下陷区深度系在150埃 与300埃之间。 28.如申请专利范围第24项所述之半导体装置,其中 在该导线中形成之该介层洞下陷区深度系在300埃 与600埃之间。 29.一种制造半导体装置之方法,包括: 在一介电层中形成一介层洞,且与位于该介电层下 层之导线相通;及 在该介层洞处之该导线内形成一介层洞下陷区,在 该导线中之该介层洞下陷区之深度约为100埃至600 埃。 30.如申请专利范围第29项所述之制造半导体装置 之方法,其中该导线包括铜。 31.如申请专利范围第29项所述之制造半导体装置 之方法,进一步包括: 以介层洞填充材料填充该介层洞下陷区及至少部 分填充该介层洞。 32.如申请专利范围第29项所述之制造半导体装置 之方法,其中该介层洞填充材料包括: 一阻障层,其至少一部分衬在介层洞下陷区之内侧 表面上,及至少一部分衬在介层洞的内侧表面上; 及 导电材料,其中该阻障层位于导电材料的至少一部 分与介电层的至少一部分之间。 33.如申请专利范围第29项所述之制造半导体装置 之方法,其中该介电层包括: 一上盖层;及 一绝缘层,其覆盖于该上盖层上。 34.如申请专利范围第29项所述之制造半导体装置 之方法,其中该介层洞的尺寸小于900埃。 35.如申请专利范围第29项所述之制造半导体装置 之方法,其中该介层洞下陷区之形成包括在形成该 介层洞之后进行一金属预洗步骤。 36.如申请专利范围第35项所述之制造半导体装置 之方法,其中该金属预洗步骤系使用择自由氩气溅 击、以氨为主的反应性方法、以氢为主的反应性 方法、及其组合所组成组群之方法进行。 图式简单说明: 第1图为先前技术之半导体装置之金属层间介电质 结构20之部分截面示意图。 第2及3图为第1图之介层洞结构之变化。 第4图为包含本发明之第一具体实施例之半导体装 置之一部分的截面示意图。 第5图为包含本发明之第二具体实施例之半导体装 置之一部分的截面示意图。 第6图为包含本发明之第三具体实施例之半导体装 置之双镶嵌结构的截面示意图。 |
