| 主权项 |
1.一种时钟控制电路,其特征在于包括: 多相时钟产生电路,自输入时钟产生相位相异之多 个时钟(称为「多相时钟」)后输出; 选择电路,输入自该多相时钟产生电路输出之多相 时钟,选择其中之一后输出; 相位比较电路,检测用第一可变延迟电路令该选择 电路之输出延迟后之输出和自该多相时钟产生电 路输出之多相时钟之一之相差;以及 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 该第一可变延迟电路之延迟时间依据该滤波器之 输出可变; 还包括延迟时间依据滤波器之输出可变之第二可 变延迟电路,输出用该第二可变延迟电路令该输入 时钟延迟之信号,作为输出时钟。 2.一种时钟控制电路,其特征在于包括: 输入缓冲器,接受所输入之时钟; 多相时钟产生电路,输入该输入缓冲器之输出后产 生相位相异之多个时钟(称为「多相时钟」); 选择电路,输入自该多相时钟产生电路输出之多相 时钟,选择其中之一后输出; 第一可变延迟电路,令该选择电路之输出延迟; 第一时钟缓冲器(称为「虚拟时钟缓冲器」),输入 该第一可变延迟电路之输出; 相位比较电路,检测自该多相时钟产生电路输出之 多相时钟之一和该虚拟时钟缓冲器之输出之相差 后输出;以及 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 该第一可变延迟电路之延迟时间依据该滤波器之 输出可变; 还包括: 第二可变延迟电路,输入该输入缓冲器之输出,延 迟时间依据该滤波器之输出可变;及 第二时钟缓冲器,输入该第二可变延迟电路之输出 输出输出时钟。 3.一种时钟控制电路,其特征在于包括: 输入缓冲器,接受所输入之时钟; 多相时钟产生电路,输入该输入缓冲器之输出后产 生相位相异之多个时钟(称为「多相时钟」); 选择电路,输入自该多相时钟产生电路输出之多相 时钟,选择其中之一后输出; 第一可变延迟电路,令该选择电路之输出延迟; 第一时钟缓冲器(称为「虚拟时钟缓冲器」),输入 该第一可变延迟电路之输出; 相位比较电路,检测自该多相时钟产生电路输出之 多相时钟之一和该虚拟时钟缓冲器之输出之相差 后输出;以及 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 该第一可变延迟电路之延迟时间依据该滤波器4之 输出可变; 还包括: 第二可变延迟电路,输入该输入缓冲器之输出,延 迟时间依据该滤波器之输出可变; 加法电路,将该滤波器之输出和所输入之设定値相 加; 第三可变延迟电路,输入该输入缓冲器之输出,延 迟时间依据该加法电路之输出可变;以及 第二、第三时钟缓冲器,各自输入该第二、第三可 变延迟电路之输出,各自输出输出时钟。 4.如申请专利范围第2项之时钟控制电路,其中,自 该输入缓冲器输出互补之时钟对,对于该互补之时 钟对之各自之时钟包括该第二可变延迟电路和该 第二时钟缓冲器之组。 5.如申请专利范围第3项之时钟控制电路,其中,自 该输入缓冲器输出互补之时钟对,对于该互补之时 钟对之各自之时钟包括该第二可变延迟电路和该 第二时钟缓冲器之组及该第三可变延迟电路和该 第三时钟缓冲器之组。 6.如申请专利范围第1项之时钟控制电路,其中,该 多相时钟产生电路包括: 分频电路,将输入时钟分频后产生相位相异之多相 时钟后输出; 周期检测电路,检测该输入时钟之周期;以及 一段或多段串接之多相时钟倍增电路,输入自该分 频电路输出之多相(n相)时钟,产生将该时钟倍增之 时钟; 该多相时钟倍增电路输入n相(第一至第n时钟)时钟 ; 包括2n个时间差分割电路,输出将两个输入之时间 差分割后之信号; 第奇数个(第2I-1个,但1≦I≦n)之时间差分割电路在 该两个输入上输入n相时钟之中之第I个同一时钟; 第偶数个(第2I个,但1≦I≦n)之时间差分割电路输 入n相时钟之中之第I个时钟和第I+1个时钟(但,第n+l 个回到第1个); 包括2n个脉宽补偿电路; 第J个(但,1≦J≦2n)脉宽补偿电路将第J个时间差分 割电路之输出作为第一输入、将第(J+2 mod n)个(但, J+2 mod n系将J+2除以n之余数)时间差分割电路之输 出作为第二输入,输出该第一输入和该第二输入之 反相信号之反及; 包括n个多工化电路,第K个(但,1≦K≦n)多工化电路 输入第K个脉宽补偿电路之输出和第(K+n)个脉宽补 偿电路之输出,输出其反及。 7.如申请专利范围第6项之时钟控制电路,其中,该 时间差分割电路包括: 逻辑电路,输入自第一、第二输入端输入之信号, 输出该第一及第二输入信号之既定之逻辑运算结 果; 第一开关元件,接在第一电源和内部节点之间,在 控制端子输入该逻辑电路之输出信号; 缓冲器电路,输入端和该内部节点连接,在该内部 节点之电压和临限値之大小关系反相之情况令输 出逻辑値反相; 第二开关元件,接在该内部节点和第二电源之间, 依照来自该第一输入端之信号値控制导通及不导 通;以及 第三开关元件,接在该内部节点和第二电源之间, 依照来自该第二输入端之信号値控制导通及不导 通; 在该内部节点和第二电源之间,将多条由第四开关 元件和电容构成之串联电路相并联,依据供给该第 四开关元件之控制端子之周期控制信号控制该第 四开关元件导通及不导通,决定附加于该内部节点 之电容之电容値。 8.一种时钟控制电路,其特征在于包括: 相差产生电路,依照所输入之相位决定资讯,输出 令输入时钟延迟既定之相差量之信号; 第一可变延迟电路,令该相差产生电路之输出延迟 ; 相位比较电路,检测该相差产生电路之输出和来自 该第一可变延迟电路之输出信号之相差后输出;以 及 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 该第一可变延迟电路之延迟时间依据该滤波器4之 输出可变; 还包括延迟时间依据该滤波器之输出可变之第二 可变延迟电路,将用该第二可变延迟电路令该输入 时钟延迟之信号作为输出时钟输出 9.一种时钟控制电路,其特征在于包括: 输入缓冲器,接受所输入之时钟; 相差产生电路,输入该输入缓冲器之输出而且输入 相位决定资讯,依照该相位决定资讯,输出令该输 入缓冲器之输出延迟既定之相差量之信号; 第一可变延迟电路,令该相差产生电路之输出延迟 ; 第一时钟缓冲器(称为「虚拟时钟缓冲器」),输入 该第一可变延迟电路之输出,驱动虚拟负载; 相位比较电路,检测自该相差产生电路之输出和该 虚拟时钟缓冲器之输出之相差后输出;以及 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 该第一可变延迟电路之延迟时间依据该滤波器之 输出可变; 还包括: 第二可变延迟电路,输入该输入缓冲器之输出,延 迟时间依据该滤波器之输出可变;及 第二时钟缓冲器,输入该第二可变延迟电路之输出 输出输出时钟。 10.一种时钟控制电路,其特征在于包括: 输入缓冲器,接受所输入之时钟; 相差产生电路,输入该输入缓冲器之输出而且输入 相位决定资讯,依照该相位决定资讯,输出令该输 入缓冲器之输出延迟既定之相差量之信号; 第一可变延迟电路,令该相差产生电路之输出延迟 ; 第一时钟缓冲器(称为「虚拟时钟缓冲器」),输入 该第一可变延迟电路之输出,驱动虚拟负载; 相位比较电路,检测该相差产生电路之输出和该虚 拟时钟缓冲器之输出之相差后输出;以及 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 该第一可变延迟电路之延迟时间依据该滤波器之 输出可变; 还包括: 第二可变延迟电路,输入该输入缓冲器之输出,延 迟时间依据该滤波器之输出可变; 加法电路,将该滤波器之输出和所输入之设定値相 加; 第三可变延迟电路,输入该输入缓冲器之输出,延 迟时间依据该加法电路之输出可变;以及 第二、第三时钟缓冲器,各自输入该第二、第三可 变延迟电路之输出,输出第一、第二输出时钟。 11.如申请专利范围第8项之时钟控制电路,其中,该 本相差产生电路包括: 分频电路,将输入时钟分频; 第一正反器,依据该输入时钟之上升或下降转移对 该分频电路之输出取样; 第二正反器,依据该输入时钟之上升或下降转移对 该第一正反器之输出取样; 第一内分电路,输入该第一、第二正反器之输出, 输出由以第一内分比将两个输出之时间差分割之 时间所规定之延迟时间之输出信号;以及 第二内分电路,输入该第一、第二正反器之输出, 输出由以第二内分比将两个输出之时间差分割之 时间所规定之延迟时间之输出信号。 12.一种时钟控制电路,其特征在于包括: 输入缓冲器,接受所输入之时钟; 相差产生电路,自一个输入端输入该输入缓冲器之 输出,自另一个输入端输入一个输出时钟,自该输 入缓冲器之输出和该输出时钟,输出具有作为控制 信号输入之相位决定资讯所规定之相差之两个输 出信号; 相位比较电路,检测该相差产生电路之两个输出之 相差后输出; 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 第一可变延迟电路,令该输入缓冲器之输出延迟; 以及 第一时钟缓冲器,输入该第一可变延迟电路之输出 ,输出输出时钟; 供给第一时钟缓冲器之输出时钟,作为输入该相差 产生电路之该另一输入端之该输出时钟; 该第一可变延迟电路之延迟时间依据该滤波器之 输出可变。 13.如申请专利范围第12项之时钟控制电路,其中,自 该输入缓冲器输出互补之时钟对,对于该互补之时 钟对之各自之时钟包括该第一可变延迟电路和该 第一时钟缓冲器之组。 14.一种时钟控制电路,其特征在于包括: 相差产生电路,输入输入时钟和输出时钟后,依照 该输入时钟和该输出时钟,输出具有依据所输入之 相位决定资讯规定之相差之第一、第二输出信号; 第一可变延迟电路,令该相差产生电路之第二输出 信号延迟; 相位比较电路,检测自该相差产生电路输出之第一 、第二输出信号之相差后输出;以及 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 该第一可变延迟电路之延迟时间依据该滤波器之 输出可变; 还包括延迟时间依据该滤波器之输出可变之第二 可变延迟电路,将各自用该第一、第二可变延迟电 路令该输入时钟延迟之信号作为第一、第二输出 时钟输出; 该第二输出时钟对于该相差产生电路作为该输出 时钟输入。 15.一种时钟控制电路,其特征在于包括: 输入缓冲器,接受所输入之时钟;相差产生电路,自 一个输入端输入来自该输入缓冲器之输入时钟,自 另一个输入端输入一个输出时钟,依照所输入之相 位决定资讯,输出系以由该相位决定资讯规定之内 分比令该输入时钟和该输出时钟延迟之信号且相 差由该相位决定资讯规定之第一、第二输出信号; 相位比较电路,检测自该相差产生电路输出之该第 一、第二输出信号之相差后输出; 滤波器,将自该相位比较电路输出之相差检测信号 平滑化; 第一可变延迟电路,延迟时间依照该滤波器之输出 可变,令该输入缓冲器之输出延迟;以及 第一时钟缓冲器,输入该第一可变延迟电路之输出 ,输出第一输出时钟; 该第一输出时钟作为该一个输出时钟输入该相差 产生电路; 还包括: 加法电路,将该滤波器之输出和所输入之设定値相 加; 第二可变延迟电路,输入该输入缓冲器之输出,延 迟时间依据该加法电路之输出可变;以及第二时钟 缓冲器,输入该第二可变延迟电路之输出,输出第 二输出时钟。 16.如申请专利范围第15项之时钟控制电路,其中,自 该输入缓冲器输出互补之时钟对,对于该互补之时 钟对之各自之时钟包括该第一可变延迟电路和该 第一时钟缓冲器之组及该第二可变延迟电路和该 第二时钟缓冲器之组。 17.如申请专利范围第12项之时钟控制电路,其中,该 本相差产生电路包括: 分频电路,将输入时钟分频; 第一正反器,依据该输入时钟之上升或下降转移对 该分频电路分频后之时钟取样; 第二正反器,依据该输入时钟之上升或下降转移对 该第一正反器之输出取样; 第一内分电路,输入该第一、第二正反器之输出, 输出由依照相位决定资讯以第一内分比将两个输 出之时间差分割之时间所规定之延迟时间之输出 信号; 第三正反器,依据所输入之该输出时钟之上升或下 降转移对该分频电路分频后之时钟取样; 第四正反器,依据该输出时钟之上升或下降转移对 该第三正反器之输出取样;以及 第二内分电路,输入该第三、第四正反器之输出, 输出由依照相位决定资讯以第二内分比将两个输 出之时间差分割之时间所规定之延迟时间之输出 信号。 18.如申请专利范围第11项之时钟控制电路,其中,该 各内分电路包括: 逻辑电路,输入来自第一、第二输入端之第一、第 二输入信号; 开关元件,接在第一电源和内部节点之间,当该逻 辑电路之输出为第一値时变成导通; 电容,接在内部节点和第二电源之间;以及 反相器,输入端和该内部节点连接; 相并联之N个第二开关元件,一端和该内部节点连 接,供给控制端子来自该第一输入端之第一输入信 号; 相并联之N个第三开关元件,一端和该内部节点连 接,供给控制端子来自该第二输入端之第二输入信 号; N个第四开关元件,插入该第二开关之另一端和第 二电源之间,在控制端子连接构成相位决定资讯之 控制信号,控制导通及不导通;以及 N个第五开关元件,插入该第三开关之另一端和第 二电源之间,在控制端子连接构成相位决定资讯之 控制信号,控制导通及不导通。 19.如申请专利范围第17项之时钟控制电路,其中:该 各内分电路包括: 逻辑电路,输入来自第一、第二输入端之第一、第 二输入信号; 开关元件,接在第一电源和内部节点之间,当该逻 辑电路之输出为第一値时变成导通; 电容,接在内部节点和第二电源之间;以及 反相器,输入端和该内部节点连接; 相并联之N个第二开关元件,一端和该内部节点连 接,供给控制端子来自该第一输入端之第一输入信 号; 相并联之N个第三开关元件,一端和该内部节点连 接,供给控制端子来自该第二输入端之第二输入信 号; N个第四开关元件,插入该第二开关之另一端和第 二电源之间,在控制端子连接构成相位决定资讯之 控制信号,控制导通及不导通;以及 N个第五开关元件,插入该第三开关之另一端和第 二电源之间,在控制端子连接构成相位决定资讯之 控制信号,控制导通及不导通。 20.如申请专利范围第11项之时钟控制电路,其中,该 各内分电路包括: 逻辑电路,输入来自第一、第二输入端之第一、第 二输入信号; 开关元件,接在第一电源和内部节点之间,当该逻 辑电路之输出为第一値时变成导通; 电容,接在内部节点和第二电源之间;以及反相器, 输入端和该内部节点连接; 相并联之N个第二开关元件,一端和该内部节点连 接,在控制端子连接构成相位决定资讯之控制信号 ,控制导通及不导通; 相并联之N个第三开关元件,一端和该内部节点连 接,在控制端子连接构成相位决定资讯之控制信号 ,控制导通及不导通; N个第四开关元件,插入该第二开关之另一端和第 二电源之间,供给控制端子来自该第一输入端之第 一输入信号;以及 N个第五开关元件,插入该第三开关之另一端和第 二电源之间,供给控制端子来自该第二输入端之第 二输入信号。 21.如申请专利范围第17项之时钟控制电路,其中,该 各内分电路包括: 逻辑电路,输入来自第一、第二输入端之第一、第 二输入信号; 开关元件,接在第一电源和内部节点之间,当该逻 辑电路之输出为第一値时变成导通; 电容,接在内部节点和第二电源之间;以及 反相器,输入端和该内部节点连接; 相并联之N个第二开关元件,一端和该内部节点连 接,在控制端子连接构成相位决定资讯之控制信号 ,控制导通及不导通; 相并联之N个第三开关元件,一端和该内部节点连 接,在控制端子连接构成相位决定资讯之控制信号 ,控制导通及不导通; N个第四开关元件,插入该第二开关之另一端和第 二电源之间,供给控制端子来自该第一输入端之第 一输入信号;以及 N个第五开关元件,插入该第三开关之另一端和第 二电源之间,供给控制端子来自该第二输入端之第 二输入信号。 22.一种时钟控制方法,其特征在于: 在接受来自输入缓冲器之输入时钟之多相时钟产 生电路,自该输入时钟产生相位相异之多个时钟( 称为「多相时钟」); 在选择电路输入来自该多相时钟产生电路之多相 时钟输出,选择其中之一; 在第一可变延迟电路令所选择之时钟延迟; 在相位比较电路检测接受该第一可变延迟电路之 输出之时钟缓冲器(称为虚拟时钟缓冲器)之输出 和来自该多相时钟产生电路之一输出之两个输出 之相差后,依照用滤波器将该相位比较结果平滑化 之信号,改变该第一可变延迟电路之延迟时间;以 及 自接受输入该输入缓冲器之输出且延迟时间依据 该滤波器之输出可变之第二可变延迟电路之输出 之时钟缓冲器,输出相对于该输入时钟处于所要之 相位关系之输出时钟。 23.一种时钟控制方法,其特征在于: 将接受所输入之时钟之输入缓冲器之输出输入相 差产生电路,在该相差产生电路,依照所输入之相 位决定资讯,产生令该输入缓冲器之输出延迟既定 之相差量之信号; 用相位比较电路检测输入令该相差产生电路之输 出延迟之第一可变延迟电路之输出和该相差产生 电路之输出之相差; 用滤波器将该相位比较结果平滑化后,该第一可变 延迟电路之延迟时间依照该滤波器之输出可变;以 及 自以输入该输入缓冲器之输出且延迟时间依据该 滤波器之输出可变之第二可变延迟电路之输出为 输入之时钟缓冲器输出输出时钟。 24.一种时钟控制方法,其特征在于: 自相差产生电路之一个输入端输入接受所输入之 时钟之输入缓冲器之输出,自该相差产生电路之另 一个输入端输入一个输出信号,在该相差产生电路 ,依照所输入之相位决定资讯,自该输入缓冲器之 输出和该输出信号产生具有所要之相差之两个信 号; 用相位比较电路检测该相差产生电路之两个输出 之相差; 用滤波器将该相位比较结果平滑化; 自接受令该输入缓冲器之输出延迟之第一可变延 迟电路之第一时钟缓冲器输出输出信号; 供给该相差产生电路之该另一端该第一时钟缓冲 器之输出信号; 该第一可变延迟电路之延迟时间依据该滤波器之 输出可变。 25.如申请专利范围第22项之时钟控制方法,其中,用 加法电路将该滤波器之输出和所输入之设定値相 加,还设置延迟时间依据来自该加法电路之信号可 变并令该输入缓冲器之输出延迟后输出之可变延 迟电路,经由时钟缓冲器输出该可变延迟电路之输 出。 图式简单说明: 图1系表示本发明之实施例1之构造图。 图2系表示本发明之实施例1之变形例之构造图。 图3系表示本发明之实施例1之多相时钟产生电路 之构造图。 图4(a)~(c)系表示构成本发明之实施例1之多相时钟 产生电路之4相时钟倍增电路之构造图。 图5系表示本发明之实施例1之4相时钟倍增电路之 时序动作图。 图6(a)~(b)系说明本发明之实施例1之4相时钟倍增电 路之内分电路之动作图。 图7系表示本发明之实施例1之4相时钟倍增电路之 内分电路之构造例之图。 图8系表示本发明之实施例2之构造图。 图9系表示本发明之实施例2之变形例之构造图。 图10系表示在本发明之实施例2之相差产生电路之 构造图。 图11系表示在本发明之实施例2之相差产生电路之 动作之时序图。 图12系表示本发明之实施例3之构造图。 图13系表示本发明之实施例3之变形例之构造图。 图14系表示在本发明之实施例3之相差产生电路之 构造图。 图15系表示在本发明之实施例3之相差产生电路之 动作之时序图。 图16系表示在本发明之实施例2、3之相差产生电路 之内分电路之构造图。 图17(a)~(b)系表示在本发明之实施例使用之可变延 迟电路之2个构造例之图。 图18系表示以往之使用DLL之时钟控制电路之构造 图。 图19系表示以往之使用PLL之时钟控制电路之构造 图。 |
