| 主权项 |
1.一种半导体装置,包含: 一半导体基底; 多个浅沟槽绝缘区于该基底内,以定义各绝缘区间 之主动装置区; 一反向掺杂通道区,形成于该半导体基底之表面上 ,覆盖至少一主动装置区及至少一浅沟槽绝缘区, 其中该反向掺杂通道区掺杂与该半导体基底不同 型式之杂质; 至少一高介电値(high-k)闸极介电层覆盖该基底; 至少一闸极电极覆盖该开极介电层;以及 侧壁子覆盖该闸极电极侧壁及闸极介电层侧壁,并 延伸至该基底之表面或该浅沟槽绝缘区,其分别位 于该闸极介电层区之底层下。 2.如申请专利范围第1项所述之半导体装置,其中该 高介电値(high-k)闸极介电层区系包含一材料具有 一闸极介电値常数大于3.9。 3.如申请专利范围第1项所述之半导体装置,其中该 高介电値(high-k)闸极介电层区系包含一材料具有 非晶体结构。 4.如申请专利范围第1项所述之半导体装置,其中该 高介电値(high-k)闸极介电层材料系包含一材料选 择自钽、镧、铪、铝、及其组合物。 5.如申请专利范围第4项所述之半导体装置,其中该 高介电値(high-k)闸极介电层材料系包含一材料选 择自:氧化铪(HfOx)、矽酸铪(HfSiOx)、氮矽酸铪( HfSiOxNy)、及其组合物。 6.如申请专利范围第1项所述之半导体装置,其中该 高介电値(high-k)闸极介电层材料系包含氧化铝(AlOx )、氧化镧(LaOx)、氧化铝铪(HfAlOx)、及其组合物。 7.如申请专利范围第1项所述之半导体装置,其中该 闸极电极层系包含一材料选择自矽、锗、多晶矽 、金属矽化物金属、及其组合物。 8.如申请专利范围第1项所述之半导体装置,其中该 反向掺杂通道区系包含至少一导体掺杂物,其与该 半导体基底导体型式不同。 9.如申请专利范围第8项所述之半导体装置,其中该 反向掺杂通道区系包含一材料选择自矽、锗、应 变矽、应变锗、应变矽锗、及其组合物。 10.如申请专利范围第1项所述之半导体装置,其中 该反向掺杂通道区系包含一应变矽锗通道材料。 11.如申请专利范围第10项所述之半导体装置,其中 该应变矽锗区材料系包含一硼掺杂物之反向掺杂 。 12.如申请专利范围第1项所述之半导体装置,其中: 该侧壁间隔区形成于该闸极电极区之侧壁上,以及 该高介电値(high-k)闸极介电层区形成并覆盖该浅 沟槽绝缘区,且该高介电値(high-k)闸极介电层区延 伸至该浅沟槽绝缘区形成一深度,其为一第一深度 ;以及 该侧壁间隔区形成于该闸极电极区之侧壁上,以及 该高介电値(high-k)闸极介电层区形成并覆盖该反 向掺杂通道区异于该浅沟槽绝缘区处,且该高介电 値(high-k)闸极介电层区延伸至该反向掺杂通道区 形成一深度,其为一第二深度;其中该第一深度异 于该第二深度。 13.如申请专利范围第12项所述之半导体装置,其中 该第一深度比该第二深度之比例系至少为3或更大 値。 14.一种半导体装置,包含: 一半导体基底,该半导体基底包含一核心区以及一 周边线路区; 一第一主动装置覆盖该基底之该核心区,包含一反 向掺杂通道区形成于该基底上,一高介电値(high-k) 闸极介电层形成并覆盖该基底,以及一闸极导体覆 盖于该高介电値(high-k)闸极介电层; 一个或多个浅沟槽绝缘区于该核心区内,该高介电 値(high-k)闸极介电层及该闸极导体覆盖至少一个 该浅沟槽绝缘区; 一第二主动装置于该周边线路区,具有一高介电値 (high-k)闸极介电层及一闸极导体覆盖该基底;以及 多个侧壁子覆盖该第一主动装置,该至少一个浅沟 槽绝缘区,及该第二主动装置侧壁;该侧壁子延伸 至该基底或该浅沟槽绝缘区,并延伸至邻接该高介 电値(high-k)闸极介电层区之底层。 15.如申请专利范围第14项所述之半导体装置,其中 该高介电値(high-k)闸极介电层区系包含一材料具 有非晶体结构。 16.如申请专利范围第14项所述之半导体装置,其中 该高介电値(high-k)闸极介电层材料系包含一材料 选择自氧化铪(HfOx)、矽酸铪(HfSiOx)、氮矽酸铪( HfSiOxNy)、及其组合物。 17.如申请专利范围第14项所述之半导体装置,其中 该高介电値(high-k)闸极介电层材料系包含一材料 选择自氧化铝(AlOx)、氧化镧(LaOx)、氧化铝铪(HfAlOx )、及其组合物。 18.如申请专利范围第14项所述之半导体装置,其中 该反向掺杂通道区系包含一应变矽锗通道材料。 19.一种半导体装置的制造方法,包含: 形成多个浅沟槽绝缘区于一半导体基底内; 形成绝缘材料于该浅沟槽绝缘区内; 形成一反向掺杂区覆盖该半导体基底; 沉积一高介电値(high-k)闸极介电层材料覆盖该半 导体基底; 沉积一闸极电极覆盖该高介电値(high-k)闸极介电 层; 图形化该闸极电极,该高介电値(high-k)闸极介电层, 及该半导体基底以形成至少一被绝缘之闸极区域, 该侧壁延伸进入该半导体基底;以及 形成侧壁子于该至少一被绝缘之闸极区域上,该侧 壁子覆盖该闸极电极及该高介电値(high-k)闸极介 电层之侧壁,并延伸进入该半导体基底至一深度, 邻接该高介电値(high-k)闸极介电层之底部。 20.如申请专利范围第19项所述之半导体装置的制 造方法,更包含: 图形化一光罩材料,以定义至少一隔离之闸极区域 覆盖该基底内之一浅沟槽绝缘区; 同时蚀刻该闸极电极材料,该高介电値(high-k)闸极 介电层,及该半导体基底,也蚀刻该浅沟槽绝缘区, 以形成该至少一隔离之闸极区域之侧壁覆盖该浅 沟槽绝缘区,该侧壁延伸进入该浅沟槽绝缘区;以 及 形成侧壁绝缘层于该至少一隔离之闸极区域上,该 侧壁绝缘层覆盖该闸极电极及该高介电値(high-k) 闸极介电层之侧壁,并延伸进入该沟槽绝缘区至一 深度,并低于该高介电値(high-k)闸极介电层之底部; 其中该深度大于该侧壁延伸进入该半导体基底之 深度。 21.一种半导体装置的制造方法,包含: 形成多个浅沟槽绝缘区于一半导体基底内; 形成绝缘材料于该浅沟槽绝缘区内; 形成一反向掺杂区覆盖该半导体基底; 形成一闸极结构于该半导体基底上; 图形化该闸极结构及该半导体基底以形成至少一 被绝缘之闸极区域,该侧壁延伸进入该半导体基底 ;以及 形成侧壁子于该至少一被绝缘之闸极区域上,该侧 壁子覆盖该闸极结构之侧壁,并延伸进入该半导体 基底至一深度。 22.如申请专利范围第21项所述之半导体装置的制 造方法,更包含: 形成一高介电値(high-k)闸极介电层材料覆盖该半 导体基底;以及 形成一闸极电极覆盖该高介电値(high-k)闸极介电 层,以构成该闸极结构。 图式简单说明: 第1图系绘出一基底之剖面示意图,其中该基底于 绝缘沟槽形成前,系包含一沉积氧化矽层及一沉积 氮化矽层; 第2图系绘出一基底之剖面示意图,其中该基底于 沟槽绝缘层形成后,以及氧化矽沉积后; 第3图系绘出一基底之剖面示意图,该基底上形成 沟槽绝缘层,平坦化,以及一高介电値(high-k)闸极介 电层沉积; 第4图系绘出一基底之剖面示意图,沉积一闸极电 极材料覆盖该高介电値(high-k)闸极介电层,以及形 成一图形光罩材料后; 第5图系绘出一基底之剖面示意图,使用光罩材料 蚀刻闸极电极材料及高介电値(high-k)闸极介电层, 以图形化该开极电极材料后; 第6图系绘出一基底之剖面示意图,其中该基底于 形成邻接于闸极区之源极及汲极区后; 第7图系绘出一基底之剖面示意图,其中该基底于 第6图中源极及汲极区对准于闸极区完成电晶体后 ,以及揭示形成侧壁绝缘材料覆盖闸极电极及介电 层材料之侧壁。 第8图系绘出第7图之两部分剖面示意图,第8A图系 绘出闸极电极覆盖基底区之剖面示意图,第8B图系 绘出闸极电极覆盖一浅沟槽绝缘区,包含一绝缘体 之剖面示意图; 第9图系绘出本发明中另一较佳实施例形成之一基 底剖面示意图,于闸极介电层沉积前,该通道区材 料形成覆盖基底之一部分; 第10图系绘出第9图中较佳实施例制程之另一步骤 之剖面示意图; 第11图系绘出第9图实施例中电晶体完成后之基底 最后剖面示意图,装置有些部分包含一通道层位于 高介电値(high-k)闸极介电层下方; 第12图系绘出另一较佳实施例之剖面示意图,揭示 互补型金氧半电晶体实施例,包括N及P井区; 第13图系本发明另一实施例之记忆体电路示意图; 第14图系揭露第13图实施例中一完整记忆体单元及 周边电路之剖面示意图;以及 第15图系绘出一完整实施例之剖面示意图,使用反 向掺杂(counter-doped)通道材料,在基底井区或基底本 身内植入离子以形成一反向掺杂(counter-doped)通道 。 |
