| 发明名称 | 一种减小在高压MOS工艺中STI底部漏电的方法 | ||
| 摘要 | 本发明公开了一种减小在高压MOS工艺中STI底部漏电的方法，它可以减少STI底部缺陷，进而减小STI底部的漏电它是在STI刻蚀工艺后，通过轻刻蚀方法，对STI硅表面进行轻微的各向同性刻蚀，所述的轻刻蚀方法，是指通过利用干法刻蚀机，使用含F的刻蚀气体，并且将刻蚀机的下部电极功率设为最小。 | ||
| 申请公布号 | CN1983523A | 申请公布日期 | 2007.06.20 |
| 申请号 | CN200510111425.0 | 申请日期 | 2005.12.13 |
| 申请人 | 上海华虹NEC电子有限公司 | 发明人 | 王飞;郑萍;余波 |
| 分类号 | H01L21/306(2006.01);H01L21/3065(2006.01) | 主分类号 | H01L21/306(2006.01) |
| 代理机构 | 上海浦一知识产权代理有限公司 | 代理人 | 丁纪铁 |
| 主权项 | 1、一种减小在高压MOS工艺中STI底部漏电的方法，其特征在于，在STI刻蚀工艺后，通过轻刻蚀方法，对STI硅表面进行轻微的各向同性刻蚀。 | ||
| 地址 | 201206上海市浦东新区川桥路1188号 | ||