| 主权项 |
1.一种记忆体测试装置,包括: 一控制单元,包括: 一微处理器,用以对测试装置内各单元之指令下达 ;以及 一电源管理单元,提供该测试装置内各单元不同的 电源需求并作有效之电源管理;以及 复数个测试单元,其中每一测试单元包括: 复数个测试座,用以承载待测记忆体; 一高频产生器,用以产生该等测试单元所需之高频 时脉,并作为讯号同步之依据;以及 一记忆体控制器,根据前述高频时脉以测试该等待 测记忆体,并将测试结果回传至该微处理器。 2.如申请专利范围第1项之记忆体测试装置,其中该 待测记忆体系一双倍速率两次同步动态随机存取 记忆体(double-data-rate two synchronous dynamic random access memory, DDR2 SDRAM)。 3.如申请专利范围第1项之记忆体测试装置,其中该 记忆体控制器系一Intel AMB(Advanced Memory Buffer)控制 器或其授权制造之AMB(Advanced Memory Buffer)控制器。 4.如申请专利范围第1项之记忆体测试装置,其中该 记忆体控制器对该记忆体进行测试,可采用一对一 或一对多之测试方式。 5.如申请专利范围第1项之记忆体测试装置,其中该 记忆体控制器可被规划(programmable),以测试不同型 式之记忆体。 6.如申请专利范围第1项之记忆体测试装置,其中该 控制单元进一步包括一电源监控单元,用以监控装 置内之漏电流与工作电流是否于安全値下工作。 7.如申请专利范围第1项之记忆体测试装置,其中该 控制单元进一步包括一温度监控单元,用以监控该 记忆体控制器之温度。 8.如申请专利范围第1项之记忆体测试装置,其中该 控制单元进一步包括一时钟,提供该装置运作时之 时间依据。 9.如申请专利范围第1项之记忆体测试装置,其中该 控制单元进一步包括一介面端口,提供装置连接外 部端口所需之介面。 10.如申请专利范围第1项之记忆体测试装置,其中 该控制单元进一步包括一保密单元,用以提供装置 保密之功能。 11.如申请专利范围第1项之记忆体测试装置,其中 该控制单元进一步包括一显示器,用以显示测试状 态与结果。 12.如申请专利范围第1项之记忆体测试装置,进一 步包括一电源单元,用以提供该测试装置所需的直 流电源。 图式简单说明: 第一图系显示本创作之记忆体测试装置的架构图 。 第二图系显示本创作第一图之控制器详细说明图 。 第三图系显示本创作第一图之测试单元详细说明 图。 第四图系显示习知的记忆体测试装置架构图。 |
