| 主权项 |
1.一种半导体元件之制造方法,包括: 形成复数个具浅沟之隔绝结构于一晶圆中对应于 复数个记忆体装置之至少复数个区域上,该形成该 些具浅沟之隔绝结构的步骤包括: 形成该些具浅沟之隔绝结构之复数个沟渠; 沈积一隔绝介电结构于该些沟渠内及该些沟渠之 间的复数个中间区域上; 移除该隔绝介电结构,直到至少覆盖该些中间区域 之该隔绝介电结构自该晶圆中对应于该些记忆体 装置之至少该些区域上被移除为止;以及 在该移除覆盖该些中间区域之该隔绝介电结构之 步骤后,至少自该晶圆中对应于该些记忆体装置之 至少该些区域内之该些沟渠部分移除该隔绝介电 结构。 2.如申请专利范围第1项所述之方法,更包括: 形成复数个非挥发性记忆体装置于该晶圆中对应 于该些记忆体装置之该些区域。 3.如申请专利范围第1项所述之方法,更包括: 形成复数个非挥发性记忆体装置串列于该晶圆中 对应于该些记忆体装置之该些区域。 4.如申请专利范围第1项所述之方法,更包括: 形成复数个非挥发性记忆体装置于该晶圆中对应 于该些记忆体装置之该些区域,该形成该些非挥发 性记忆体装置之步骤包括: 形成复数个电荷储存结构; 形成一个或多个介电结构,其中至少部分之该些介 电结构系设置于该些电荷储存结构及一基板区域 之间;以及 形成复数个闸极电压源,且至少部分之该些介电结 构系设置于该些电荷储存结构及该些闸极电压源 之间。 5.如申请专利范围第1项所述之方法,更包括: 形成复数个非挥发性记忆体装置串列于该晶圆中 对应于该些记忆体装置之该些区域,该形成该些非 挥发性记忆体装置串列的步骤包括: 形成该些电荷储存结构; 形成一个或多个介电结构,其中至少部分之该些介 电结构系设置于该些电荷储存结构及一基板区域 之间;以及 形成复数个闸极电压源,且至少部分之该些介电结 构系设置于该些电荷储存结构及复数个闸极电压 源之间。 6.如申请专利范围第1项所述之方法,更包括: 植入至少部分之该些中间区域。 7.如申请专利范围第1项所述之方法,更包括: 形成复数个具浅沟之隔绝结构于该晶圆中对应于 一控制电路之至少复数个区域中,使得该些具浅沟 之隔绝结构形成于该晶圆中对应于该些记忆体装 置之该些区域与该些具浅沟之隔绝结构形成于该 晶圆中对应于该控制电路之该些区域不同。 8.如申请专利范围第1项所述之方法,更包括: 形成复数个具浅沟之隔绝结构于该晶圆中对应于 一控制电路之至少复数个区域上,该形成该些具浅 沟之隔绝结构之步骤包括: 形成该些具浅沟之隔绝结构之沟渠; 沈积一隔绝介电于该些沟渠内及该些沟渠之间的 复数个中间区域上;及 移除该隔绝介电,直到至少该覆盖该些中间区域之 该隔绝介电自该晶圆中对应于控制电路之至少该 些区域上移除为止。 9.如申请专利范围第1项所述之方法,更包括: 形成一耦接于该些记忆体装置之控制电路,该控制 电路包括一设置于该些记忆体装置之能带至能带 电流元件,用以读取该记忆体装置之资料。 10.如申请专利范围第1项所述之方法,更包括: 形成一耦接于该些记忆体装置之控制电路,该控制 电路用以量测一电流元件,该电流元件系流动于该 些记忆体装置中之一基板区域及一电流终端之间, 该控制电路用以读取该记忆体装置之资料。 11.如申请专利范围第1项所述之方法,其中该些具 浅沟之隔绝结构之该些沟渠之上边缘系为锐利的 。 12.如申请专利范围第1项所述之方法,其中该些具 浅沟之隔绝结构之该些沟渠之上边缘系为圆滑的 。 13.一种记忆体积体电路,包括: 一记忆体电路,包括: 复数个第一具浅沟之隔绝结构,包括一第一隔绝介 电结构,该第一隔绝介电结构系部分填满复数个记 忆体电路沟渠; 一控制电路,系耦接于该记忆体电路,该控制电路 包括复数个第二具浅沟之隔绝结构,包括一第二隔 绝介电结构,该第二隔绝介电结构较该第一隔绝介 电结构部分填满该些记忆体电路沟渠时更填满复 数个控制电路沟渠。 14.如申请专利范围第13项所述之电路,其中该第二 隔绝介电结构较该第一隔绝介电结构部分填满该 些记忆体电路沟渠时更填满该些控制电路沟渠,使 得该第二隔绝介电结构完全填满该些控制电路沟 渠。 15.如申请专利范围第13项所述之电路,其中该第一 隔绝介电结构系部分填满该记忆体电路之该些沟 渠,使得该第一隔绝介电结构之特征在于该些记忆 体电路沟渠之上边缘及该第一隔绝介电结构之间 具有一第一深度范围; 其中,该第二隔绝介电结构较该第一隔绝介电结构 部分填满该些记忆体电路沟渠时更填满该些控制 电路沟渠,使得该第二隔绝介电结构之特征在于该 些记忆体电路沟渠之上边缘及该第二隔绝介电结 构之间具有一第二深度范围; 其中,该第二深度范围之平均値比该第一深度范围 之平均値浅。 16.如申请专利范围第13项所述之电路,其中该第一 隔绝介电结构系部分填满该些记忆体电路沟渠,使 得该第一隔绝介电结构之特征在于该些记忆体电 路沟渠之上边缘及该第一隔绝介电结构之间具有 一第一深度范围; 其中,该第二隔绝介电结构较该第一隔绝介电结构 部分填满该些记忆体电路沟渠时更填满该些控制 电路沟渠,使得一第一组之该第二隔绝介电结构完 全填满该些控制电路沟渠,且一第二组之该第二隔 绝介电结构之特征在于该些记忆体电路沟渠之上 边缘及该第二隔绝介电结构之间具有一第二深度 范围; 其中,该第二深度范围之平均値比该第一深度范围 之平均値浅。 17.如申请专利范围第13项所述之电路,其中该记忆 体电路更包括: 复数个非挥发性记忆体结构,包括: 复数个电荷储存结构; 一个或多个介电结构,其中至少部分之该些介电结 构系设置于该些电荷储存结构及该基板区域之间; 复数个闸极电压源,至少部分之该些介电结构系设 置于该些电荷储存结构及该些闸极电压源之间; 其中,该些非挥发性记忆体结构至少部分填充该些 记忆体电路沟渠。 18.如申请专利范围第13项所述之电路,其中该记忆 体电路更包括: 复数个非挥发性记忆体结构串列,包括: 复数个电荷储存结构; 一个或多个介电结构,其中至少部分之该些介电结 构系设置于该些电荷储存结构及该基板区域之间; 复数个闸极电压源,且至少部分之该介电结构系设 置于该些电荷储存结构及该些闸极电压源之间; 其中,该些非挥发性记忆体结构至少部分填充该些 记忆体电路沟渠。 19.如申请专利范围第13项所述之电路,其中该记忆 体电路更包括复数个非挥发性记忆体结构,用以形 成复数个非挥发性记忆体装置; 其中,该控制电路包括一能带至能带电流元件,系 位于该些记忆体装置中,用以读取该些记忆体装置 之资料。 20.如申请专利范围第13项所述之电路,其中该记忆 体电路更包括复数个非挥发性记忆体结构,用以形 成复数个非挥发性记忆体装置, 其中,该控制电路量测一电流元件,系流动于该些 记忆体装置中之一基板区域及一电流终端之间,用 以读取该些记忆体装置之资料。 21.如申请专利范围第13项所述之电路,其中该些第 一具浅沟之隔绝结构之该些记忆体电路沟渠的上 边缘系为锐利的。 22.如申请专利范围第13项所述之电路,其中该些第 一具浅沟之隔绝结构之该些记忆体电路沟渠的上 边缘系为圆滑的。 23.一种记忆体积体电路,包括: 一记忆体电路,包括: 复数个具浅沟之隔绝结构,系沿着一基板之一方向 设置,该些具浅沟之隔绝结构包括一第一隔绝介电 结构,该第一隔绝介电结构系部分填充复数个记忆 体电路沟渠; 复数个中间区域,系位于该些记忆体电路沟渠之间 ,该些中间区域系沿着该基板之该方向设置,该些 中间区域包括: 复数个非挥发性记忆体结构,用以形成复数个非挥 发性记忆体装置,每一该非挥发性记忆体结构包括 : 一电荷储存结构;及 一个或多个介电质结构,其中至少部分之该介电结 构系设置于该些电荷储存结构及一基板区域之间, 且至少部分之该介电结构系设置于该些电荷储存 结构及复数个闸极电压源之间, 其中,该记忆体电路提供一通道,系介于邻近的该 些用以分享该些中间区域之一普通中间区域的非 挥发性记忆体装置之间,该通道用以提供一具有一 第一方向之第一电流元件及一具有一第二方向之 第二电流元件,该第一方向系由至少一相邻于该普 通中间区域之具浅沟之隔绝结构之沟渠所定义,该 第二方向系由该普通中间区域之一表面所定义。 24.如申请专利范围第23项所述之电路,更包括: 一控制电路,系耦接于该记忆体电路。 25.如申请专利范围第23项所述之电路,更包括: 一控制电路,系耦接于该记忆体电路,其中该控制 电路提供一通道,该通道系介于邻近的复数个控制 单元之间,用以提供一具有一讯号方向之电流元件 。 26.如申请专利范围第23项所述之电路,更包括: 复数个非挥发性记忆体结构,系用以形成复数个非 挥发性记忆体装置串列。 27.如申请专利范围第23项所述之电路,更包括: 复数个非挥发性记忆体结构,系用以沿着该基板之 该方向设置形成复数个非挥发性记忆体装置串列 。 28.如申请专利范围第23项所述之电路,更包括: 一控制电路,系耦接于该记忆体电路,其中该控制 电路包括一能带至能带电流元件,系位于由该些非 挥发性记忆体结构所形成之复数个非挥发性记忆 体装置中,用以读取该些非挥发性记忆体装置之资 料。 29.如申请专利范围第23项所述之电路,更包括: 一控制电路,系耦接于该记忆体电路,其中该控制 电路量测一电流元件,系流动于由该些非挥发性记 忆体结构所形成之复数个记忆体装置中之一基板 区域及一电流终端之间,用以读取该些记忆体装置 之资料。 30.如申请专利范围第23项所述之电路,其中该些具 浅沟之隔绝结构之该些记忆体电路沟渠的上边缘 系为锐利的。 31.如申请专利范围第23项所述之电路,其中该些具 浅沟之隔绝结构之该些记忆体电路沟渠的上边缘 系为圆滑的。 图式简单说明: 第1A~1H图绘示乃依照本发明之较佳实施例之具嵌 壁式浅沟之隔绝结构的制造流程图。 第2图绘示具嵌壁式浅沟之隔绝结构的截面示意图 ,其中具嵌壁式浅沟之隔绝结构提供一含有一方向 之电流的电流通道。 第3图绘示具嵌壁式浅沟之隔绝结构的截面示意图 ,其中具嵌壁式浅沟之隔绝结构提供一含有多方向 之电流的电流通道。 第4图绘示具有单一方向与多方向电流之电流通道 的具嵌壁式浅沟之隔绝结构的电压-电流曲线比较 示意图。 第5~7图绘示具有多方向电流之电流通道之具嵌壁 式浅沟之隔绝结构的截面示意图。 第8图绘示另一抹除动作执行于记忆体阵列之电荷 储存记忆胞阵列之示意图。 第9图绘示一程式化动作执行于一部份之选择的记 忆胞阵列之电荷储存记忆胞阵列之示意图。 第10图绘示一程式化动作执行于另一部分之选择 的记忆胞阵列之电荷储存记忆胞阵列之示意图。 第11图绘示一读取动作执行于一部份之选择的记 忆胞阵列之电荷储存记忆胞阵列之示意图。 第12图绘示一读取动作执行于另一部份之选择的 记忆胞阵列之电荷储存记忆胞阵列之示意图。 第13A图绘示一读取动作执行于电荷储存结构之源 极的电荷储存记忆胞之示意图。 第13B图绘示一读取动作执行于对应于汲极之部份 的电荷储存结构之电荷储存记忆胞之示意图。 第14A~14C图绘示其他具有不同电荷储存结构之非挥 发性记忆胞的示意图。 第15图绘示在同一基板上具有不同具浅沟之隔绝 结构之记忆体电路及控制电路之示意图。 第16图绘示具有一电荷储存记忆胞及控制电路之 积体电路示意图。 |
